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1. 发明专利

JP2017005165A 半導体装置审中-公开
标题翻译：半导体设备
公开(公告)号：JP2017005165A
公开(公告)日：2017-01-05
申请号：JP2015119233
申请日：2015-06-12
申请人：富士電機株式会社
发明人：渡邉荘太 , 降旗博明 , 今井誠
IPC分类号： H01L25/07 , H01L25/18 , H01L23/34 , H01L23/36 , H01L23/48
CPC分类号： H01L23/49537 , H01L23/3107 , H01L23/49503 , H01L23/49562 , H01L23/49575 , H01L2224/0603 , H01L2224/48091 , H01L2224/48137 , H01L2224/48247 , H01L27/0814 , H01L27/082 , H01L27/088 , H01L29/7393 , H01L29/78 , H01L29/861 , H01L2924/181 , H01L2924/19107
摘要：【課題】本発明は、ダイオードとMOSFET、またはIGBTを同一のパッケージに搭載しても放熱性を向上させた半導体装置を提供する。【解決手段】第1リードフレーム3の上面にMOSFETチップ2の裏面に配置されたドレイン電極2cがはんだを介して接続され、第2リードフレーム4の上面にダイオードチップ1の裏面に配置されたカソード電極1cがはんだを介して接続される。第1リードフレーム3と第2リードフレーム4のダイオードチップ1、およびMOSFETチップ2が接続していない裏面を封止樹脂9から露出させるように配置をする。【選択図】図1
摘要翻译：公开也安装二极管和MOSFET或IGBT在同一封装中，以提供具有改进散热的半导体器件。第一引线框架3的顶表面，以布置在芯片2的后表面上的MOSFET的漏极电极2c被通过焊料，其被布置在二极管芯片1的背表面上的第二引线框4阴极的上表面上连接电极1C是经由焊料连接。第二引线框4的第一引线框3二极管芯片1，和MOSFET芯片2的背表面没有被连接到一个装置，以露出密封树脂9。点域1

2. 发明专利

JP5774422B2 半導体装置有权
公开(公告)号：JP5774422B2
公开(公告)日：2015-09-09
申请号：JP2011200523
申请日：2011-09-14
申请人：ルネサスエレクトロニクス株式会社
发明人：辻内幹夫 , 新田哲也
IPC分类号： H01L27/088 , H01L21/8234
CPC分类号： H01L27/082 , H01L27/0207

3. 发明专利

JP2004119962A Semiconductor device of nanometer scale, and method of manufacturing the same 有权
公开(公告)号：JP2004119962A
公开(公告)日：2004-04-15
申请号：JP2003293392
申请日：2003-08-14
申请人： Hewlett-Packard Development Co Lp , ヒューレット−パッカードデベロップメントカンパニーエル.ピー.
发明人： STASIAK JAMES , WU JENNIFER , HACKLEMAN DAVID E
IPC分类号： G03F7/00 , H01L21/308 , H01L21/3213 , H01L21/329 , H01L21/331 , H01L21/8222 , H01L27/07 , H01L27/082 , H01L27/102 , H01L29/04 , H01L29/06 , H01L29/73 , H01L29/732 , H01L29/861
CPC分类号： H01L29/861 , B82Y10/00 , B82Y40/00 , G03F7/0002 , H01L21/3086 , H01L21/32139 , H01L21/8222 , H01L27/0766 , H01L27/082 , H01L27/1021 , H01L29/04 , H01L29/0657 , H01L29/0665 , H01L29/0673 , H01L29/0684 , H01L29/66272 , H01L29/732 , Y10S438/961 , Y10S438/962 , Y10S977/887 , Y10T29/49126 , Y10T29/49128
摘要： PROBLEM TO BE SOLVED: To provide a process for optimizing the performance of a diode or a bipolar transistor by optimizing the material and the dopant for each layer. SOLUTION: A semiconductor device is provided which comprises a substrate, a base epitaxial semiconductor layer containing a dopant of first polarity that is disposed on the substrate; a first semiconductor layer, including the dopant of second polarity that is disposed on the substrate; and a first junction formed between the base epitaxial semiconductor layer and the first semiconductor layer, with the first junction having an area, in which at least one form width is smaller than about 75 nanometers. The semiconductor device includes a second semiconductor layer, including a dopant of second polarity that is formed on the base epitaxial semiconductor layer, and a second junction formed between the base epitaxial semiconductor layer and the second semiconductor layer, with the second junction having an area, in which at least one form width is smaller than about 75 nanometers. COPYRIGHT: (C)2004,JPO

4. 发明专利

JPS5916367A Multi-transistor 失效
标题翻译：多晶体管
公开(公告)号：JPS5916367A
公开(公告)日：1984-01-27
申请号：JP12554182
申请日：1982-07-19
申请人： Jido Keisoku Gijutsu Kenkiyuukumiai
发明人： SAITOU TADASHI
IPC分类号： H01L21/331 , H01L21/8222 , H01L27/06 , H01L27/082 , H01L29/73
CPC分类号： H01L27/082
摘要： PURPOSE:To improve the characteristic by a method wherein electrodes are so formed that the lead-out direction of emitter and collector electrodes and the lead-out direction of a base electrode become in reverse directions to each other, and a resistance region connected to the emitter lead-out electrode and the collector lead-out electrode are intersected via an insulation layer. CONSTITUTION:The base lead-out electrode 15 is led out on the insulation layer to the left side of the figure and then connected, and likewise the collector lead- out electrode 17 is led out to the right side of the figure and then connected. The emitter lead-out electrode 16 is led out to the same direction as the collector lead-out electrode 17. The diffused resistance region 18 doped with the impurity of reverse conductivity type to that of the substrate is formed; the emitter lead- out electrode 16 is connected to one end thereof, and the electrode to lead out signal is formed at the other end. The insulation layer 19 of SiO2, etc. is formed on the surface of the diffused resistance region 18, and the collector lead- out electrode 17 is wired thereon.
摘要翻译：目的：通过这样形成电极的方法来提高特性，使得发射极和集电极的引出方向和基极的引出方向彼此相反，并且连接到发射极引出电极和集电极引出电极经由绝缘层相交。构成：将基极引出电极15引导到图的左侧的绝缘层上，然后连接，同样，集电体引出电极17被引出到图的右侧，然后连接。发射极引出电极16被引出到与集电极引出电极17相同的方向。形成掺杂有反向导电类型的杂质的扩散电阻区域18; 发射极引出电极16的一端连接，另一端形成导出信号的电极。 SiO 2等的绝缘层19形成在扩散电阻区域18的表面上，集电体引出电极17被布线在其上。

6. 发明专利

JP4174579B2 The process of doping the two levels of the second double poly bipolar transistor after formation of the poly layer 失效
公开(公告)号：JP4174579B2
公开(公告)日：2008-11-05
申请号：JP5798596
申请日：1996-03-14
申请人：インターシルアメリカズインコーポレイテッド
发明人：ディービーソムジェームズ
IPC分类号： H01L21/331 , H01L29/73 , H01L21/8228 , H01L27/082 , H01L29/732
CPC分类号： H01L27/0826 , H01L21/8228 , H01L27/082

7. 发明专利

JPS61128571A Manufacture of semiconductor device 失效
标题翻译：半导体器件的制造
公开(公告)号：JPS61128571A
公开(公告)日：1986-06-16
申请号：JP24998884
申请日：1984-11-27
申请人： Fujitsu Ltd
发明人： OKAMURA SHIGERU , TAGUCHI TAKAO
IPC分类号： H01L29/812 , H01L21/338 , H01L27/082
CPC分类号： H01L27/082
摘要： PURPOSE:To dope an impurity accurately between a gate and a source regardless of a positional error on the formation of the gate by measuring the positions of the gate and the source by focussed ion beams and additionally doping the impurity between the source and the gate in high concentration on the basis of the measured values. CONSTITUTION:Si is implanted between a source and a gate by using Si ion s focussed at a value such as 0.1-0.1mumphi. An N additional layer 17 may be shaped through doping extending over a metal in the gate 14 at that time, but it is preferable that the N additional layer 17 is formed separated by 0.1mum-0.5mum from the gate 14, thus also acquiring source-gate withstanding voltage. The N additional layer is shaped by utilizing a marker. That is, the position of the gate can be obtained with high precision when the marker for detecting the position of the gate formed at the same time as a gate process is detected, and the layer 17 is separated easily by 0.1-0.5mum with high accuracy.
摘要翻译：目的：通过通过聚焦离子束测量栅极和源的位置，并且在源极和栅极之间另外掺杂杂质，可以在栅极和源极之间精确掺杂杂质，而不管栅极形成时的位置误差如何基于测量值的高浓度。构成：通过使用聚焦在0.1-0.1mumphi的值的Si +离子将Si注入源和栅极之间。此时，可以通过掺杂在栅极14中的金属上形成N +个附加层17，但是优选地，N +附加层17形成为与栅极分开0.1mum-0.5mum 14，因此也获得源极耐受电压。 N +附加层通过利用标记成形。也就是说，当检测到与栅极处理同时形成的栅极的位置的标记被检测到时，可以以高精度获得栅极的位置，并且层17容易地分离0.1-0.5mum，具有高的准确性。

8. 发明专利

JPS59188160A Semiconductor integrated circuit device 失效
标题翻译：半导体集成电路设备
公开(公告)号：JPS59188160A
公开(公告)日：1984-10-25
申请号：JP6075283
申请日：1983-04-08
申请人： Hitachi Ltd
发明人： FURUHATA MAKOTO
IPC分类号： H01L21/8226 , H01L21/331 , H01L27/082 , H01L29/73
CPC分类号： H01L27/082
摘要： PURPOSE:To enable to reduce an area of a semiconductor integrated circuit device by employing an inverse transistor for transistors of a pair which form a differential amplifier. CONSTITUTION:Two inverse n-p-n type transitors Q1, Q2 in which the collectors and the emitters are inverse have a structure of p type region 8 to become bases, n type region 9 to become collectors, and n type epitaxial layer 10 to become common emitter. Thus, the emitters of the Q1, Q2 are commonly used as the n type epitaxial layer, and the emitters can be accordingly formed in an insular region surrounded by the layer 3, and the area of the isolating layer to become a partition can be reduced.
摘要翻译：目的：通过对构成差分放大器的一对晶体管采用反向晶体管，能够减小半导体集成电路器件的面积。构成：其中集电极和发射极相反的两个反npn型转换器Q1，Q2具有p型区域8的结构，成为基极，n +型区域9成为集电极，n型外延层10成为共同发射器。因此，Q1，Q2的发射极通常用作n型外延层，并且发射体可以相应地形成在被层3包围的岛状区域中，并且隔离层的成为分隔的区域可以被减小。

9. 发明专利

JP2018049907A 半導体装置およびその製造方法审中-公开
公开(公告)号：JP2018049907A
公开(公告)日：2018-03-29
申请号：JP2016183899
申请日：2016-09-21
申请人：ルネサスエレクトロニクス株式会社
发明人：前田真一
IPC分类号： H01L27/04 , H01L21/768 , H01L23/522 , H01L21/8228 , H01L27/082 , H01L21/8224 , H01L21/8222 , H01L27/06 , H01L21/331 , H01L29/73 , H01L21/822
CPC分类号： H01L23/5223 , H01L21/02164 , H01L21/0217 , H01L21/76877 , H01L27/067 , H01L27/082 , H01L28/60
摘要：【課題】容量素子を備えた半導体装置において、容量素子の電極間の絶縁膜の薄膜化と、層間絶縁膜の厚膜化とを実現し、寄生MOSFETの発生に起因するリーク電流の増大を防ぐ。【解決手段】容量素子領域CAPRの半導体基板SBの主面に形成された下部電極LE、および、下部電極LEの直上に窒化シリコン膜NFを介して形成された上部電極UEを有する容量素子CAPと、容量素子領域CAPRと異なる領域の半導体基板SB上に、酸化シリコン膜OX1、窒化シリコン膜NFおよび酸化シリコン膜OX3からなる層間絶縁膜ILとを形成する。【選択図】図2

10. 发明专利

JP2018032848A 半導体装置审中-公开
公开(公告)号：JP2018032848A
公开(公告)日：2018-03-01
申请号：JP2017121506
申请日：2017-06-21
申请人：株式会社村田製作所
发明人：佐々木健次 , 嶋本健一
IPC分类号： H01L27/04 , H01L25/04 , H01L25/18 , H01L21/822
CPC分类号： H03F1/301 , H01L23/367 , H01L24/13 , H01L24/14 , H01L24/17 , H01L27/0248 , H01L27/082 , H01L2224/13013 , H01L2224/1403 , H01L2224/1415 , H01L2224/16227 , H01L2224/1703 , H01L2224/17519 , H03F3/193 , H03F3/21 , H03F2200/451 , H01L2924/00012
摘要：【課題】単位トランジスタの最高温度の低下又は温度ばらつきの低減を実現する。【解決手段】半導体装置は、第1方向の第1辺及び第2方向の第2辺を有する主面を有する半導体基板と、半導体基板の第1辺側の領域に形成された複数のトランジスタ列と、複数のバンプと、を備え、複数のバンプは第1方向の長さが長い第1及び第2バンプを含み、第1辺と第1バンプとの距離は第1辺と第2バンプとの距離に比べて短く、複数のトランジスタ列は第1及び第2トランジスタ列を含み、第1トランジスタ列は、第1バンプに重なるように第1方向に沿って配置された複数の第1単位トランジスタを有し、第2トランジスタ列は、第2バンプに重なるように第1方向に沿って配置された複数の第2単位トランジスタを有し、半導体基板の主面の平面視において、第1単位トランジスタ1つ当たりの第1バンプの面積は、第2単位トランジスタ1つ当たりの第2バンプの面積より大きい。【選択図】図1

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