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1. 发明专利

JP2015170375A 不揮発性半導体記憶装置有权
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2015170375A
公开(公告)日：2015-09-28
申请号：JP2014043990
申请日：2014-03-06
申请人：株式会社東芝
发明人：平井竜太 , 椎野泰洋
IPC分类号： G11C16/02 , G11C16/04
CPC分类号： G11C16/3445 , G11C11/5635 , G11C16/0483 , G11C16/14 , G11C7/227
摘要：【課題】メモリセルに対する消去動作及び消去ベリファイ動作を正確に実行することのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は複数のメモリセルを直列接続してなるメモリストリング及び前記メモリストリングの両端の少なくとも一方に接続されるダミートランジスタを含むメモリセルアレイと、前記メモリセル及び前記ダミートランジスタに対する消去動作並びに前記メモリセル及び前記ダミートランジスタが消去状態に遷移したか否かを確認する消去ベリファイ動作を繰り返す消去シーケンスを実行する制御回路とを備える。前記制御回路は、前記消去ベリファイ動作がパスしなかった場合、前記ダミートランジスタを選択的に消去状態に遷移させるダミートランジスタ消去動作及び前記ダミートランジスタが消去状態に遷移したか否かを確認するダミートランジスタ消去ベリファイ動作を実行可能に構成されている。【選択図】図10
摘要翻译：要解决的问题：提供一种能够对存储单元执行擦除操作和擦除验证操作的非易失性半导体存储装置。解决方案：根据一个实施例的非易失性半导体存储装置包括：存储单元阵列，其包括构成的存储器串通过串联连接多个存储单元和连接到存储器串的两端中的至少一个的虚拟晶体管; 以及控制电路，其执行重复对存储单元和虚设晶体管的擦除操作的擦除序列，以及擦除验证操作，用于验证存储单元和虚拟晶体管是否转换到擦除状态。控制电路被配置为执行以下操作：虚拟晶体管擦除操作，用于在未通过擦除验证操作时使虚设晶体管选择性地转换到擦除状态; 以及用于验证虚拟晶体管是否已经移动到擦除状态的虚拟晶体管擦除验证操作。

2. 发明专利

JP5539916B2 Semiconductor device 有权
公开(公告)号：JP5539916B2
公开(公告)日：2014-07-02
申请号：JP2011048053
申请日：2011-03-04
申请人：ルネサスエレクトロニクス株式会社
发明人：信二田中 , 誠藪内 , 雄太良田
IPC分类号： G11C11/417
CPC分类号： G11C11/419 , G11C5/06 , G11C5/063 , G11C7/08 , G11C7/227 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/418

3. 发明专利

JP5411391B2 Programmable follow-up circuit for following the reading current of the semiconductor memory 有权
公开(公告)号：JP5411391B2
公开(公告)日：2014-02-12
申请号：JP2013503843
申请日：2011-04-05
申请人：クアルコム,インコーポレイテッド
发明人：チョンツェ・ワン
IPC分类号： G11C11/419 , G11C11/413
CPC分类号： G11C7/08 , G11C7/22 , G11C7/227 , G11C11/419

4. 发明专利

JP4894095B2 Semiconductor memory device 有权
公开(公告)号：JP4894095B2
公开(公告)日：2012-03-07
申请号：JP2001182067
申请日：2001-06-15
申请人：富士通セミコンダクター株式会社
发明人：康彦牧
IPC分类号： G11C11/4099 , G11C11/41 , G11C7/22 , G11C7/24 , G11C8/18 , G11C11/401 , G11C11/407 , G11C11/4076 , G11C11/413 , G11C16/04 , G11C16/06
CPC分类号： G11C7/227 , G11C7/22 , G11C8/18

5. 发明专利

JP4639030B2 Semiconductor memory device 有权
公开(公告)号：JP4639030B2
公开(公告)日：2011-02-23
申请号：JP2002334260
申请日：2002-11-18
申请人：パナソニック株式会社
发明人：寛範赤松 , 利一鈴木
IPC分类号： G11C11/413 , G11C7/08 , G11C7/14 , G11C11/417 , G11C11/419 , G11C29/04
CPC分类号： G11C7/14 , G11C7/08 , G11C7/227 , G11C11/417

6. 发明专利

JP4516915B2 A semiconductor memory having a self-timing circuit 有权
公开(公告)号：JP4516915B2
公开(公告)日：2010-08-04
申请号：JP2005510921
申请日：2003-11-28
申请人：富士通セミコンダクター株式会社
发明人：俊行植竹 , 康彦牧
IPC分类号： G11C11/417 , G11C7/06 , G11C7/14 , G11C7/22 , G11C11/413 , H01L21/8244 , H01L27/10 , H01L27/11
CPC分类号： H01L27/1104 , G11C7/06 , G11C7/08 , G11C7/14 , G11C7/22 , G11C7/227 , G11C11/413

7. 发明专利

JP4454925B2 Semiconductor memory device 有权
公开(公告)号：JP4454925B2
公开(公告)日：2010-04-21
申请号：JP2002314567
申请日：2002-10-29
申请人：富士通マイクロエレクトロニクス株式会社
发明人：亘横関 , 哲夫芦澤
IPC分类号： G11C11/417 , G11C7/00 , G11C7/22 , G11C11/22 , G11C11/41 , G11C11/413 , H01L21/8244 , H01L27/10 , H01L27/11
CPC分类号： G11C7/227 , G11C7/22 , G11C11/413

8. 发明专利

JP2008177360A Semiconductor memory 有权
标题翻译：半导体存储器
公开(公告)号：JP2008177360A
公开(公告)日：2008-07-31
申请号：JP2007009397
申请日：2007-01-18
申请人： Toshiba Corp , 株式会社東芝
发明人： KUSHIDA KEIICHI , OTSUKA NOBUAKI
IPC分类号： H01L21/8244 , G11C11/41 , H01L27/11
CPC分类号： G11C7/08 , G11C5/02 , G11C7/227 , G11C8/12 , G11C11/412 , G11C11/413
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory using a hierarchical bit line system for reducing an area. SOLUTION: The semiconductor memory includes: a plurality of local bit lines LBL for selecting a row of each memory cell array 11; a plurality of local sense amplifiers 12, each of which is arranged in each of two memory cell arrays 11 and detects data to be transferred from the memory cell via each local bit line LBL; a plurality of replica cell groups 15 arranged in response to the plurality of local sense amplifiers 12; a plurality of replica bit lines RBL respectively connected to the plurality of replica cell groups 15; a plurality of active circuits 14 for activating the local sense amplifiers 12, based on the potential of the replica bit lines RBL; and a contact region 17 where contacts for supplying power to the well region of a transistor constituting memory cells are arranged. The two memory cell arrays 11 connected to the different local sense amplifiers 12 are adjacently arranged without holding the contact region 17 between them. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种使用分层位线系统来减少面积的半导体存储器。解决方案：半导体存储器包括：用于选择每个存储单元阵列11的行的多个局部位线LBL; 多个本地读出放大器12，每个本地读出放大器12布置在两个存储单元阵列11的每一个中，并且经由每个局部位线LBL检测要从存储单元传送的数据; 多个复制单元组15，其响应多个本地读出放大器12布置; 分别连接到多个复制单元组15的多个复制位线RBL; 多个用于激活本地读出放大器12的有源电路14，基于复制位线RBL的电位; 以及接触区域17，其中布置有用于向构成存储单元的晶体管的阱区域供电的触点。连接到不同的局部感测放大器12的两个存储单元阵列11相邻布置，而不在它们之间保持接触区域17。版权所有（C）2008，JPO＆INPIT

9. 发明专利

JP2008097787A Semiconductor storage device 审中-公开
标题翻译：半导体存储设备
公开(公告)号：JP2008097787A
公开(公告)日：2008-04-24
申请号：JP2006281744
申请日：2006-10-16
申请人： Toshiba Corp , Toshiba Microelectronics Corp , 東芝マイクロエレクトロニクス株式会社 , 株式会社東芝
发明人： TOHATA AKISHI , YABE TOMOAKI
IPC分类号： G11C11/417
CPC分类号： G11C7/14 , G11C7/22 , G11C7/227 , G11C11/413
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor storage device in which activation timing of sense amplifiers included in cell arrays can be set for each cell array. SOLUTION: The semiconductor storage device includes: cell arrays 11-1, 11-2 in which a plurality of memory cells are arranged in row and column directions; bit lines GBL0, GBLK connected to the plurality of memory cells arranged in the column direction, respectively; local sense amplifiers 12-0, 12-K connected to the bit lines, respectively; first and second dummy cell arrays in which a plurality of dummy cells are arranged in the row and column directions; a dummy word line connected to the plurality of dummy cells arranged in the row direction; dummy local bit lines 16-1, 16-2 which are connected to the plurality of dummy cells arranged in the column directions and to which outputs from the dummy word lines are input; and local sense activation circuits 17-1, 17-2 activating the local sense amplifiers 12-0, 12-K in response to first and second control signals output from the dummy local bit lines. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种可以为每个单元阵列设置包括在单元阵列中的读出放大器的激活定时的半导体存储装置。解决方案：半导体存储装置包括：多个存储单元以行和列方向布置的单元阵列11-1,11-2; 分别连接到沿列方向布置的多个存储单元的位线GBL0，GBLK; 分别连接到位线的局部感测放大器12-0,12-K; 第一和第二虚拟单元阵列，其中多个虚设单元在行和列方向上排列; 连接到沿行方向布置的多个虚拟单元的虚拟字线; 虚拟本地位线16-1,16-2，其连接到布置在列方向上的多个虚拟单元，并且输入来自虚拟字线的输出; 以及局部感测激活电路17-1,17-2响应于从虚拟局部位线输出的第一和第二控制信号来激活本地读出放大器12-0,12-K。版权所有（C）2008，JPO＆INPIT

10. 发明专利

JP2006073146A Semiconductor memory 有权
标题翻译：半导体存储器
公开(公告)号：JP2006073146A
公开(公告)日：2006-03-16
申请号：JP2004258122
申请日：2004-09-06
申请人： Fujitsu Ltd , 富士通株式会社
发明人： AKIYOSHI HIDEO
IPC分类号： G11C11/419 , G11C7/00 , G11C7/22
CPC分类号： G11C7/227 , G11C7/22
摘要： PROBLEM TO BE SOLVED: To optimally set operation start timing of a sense amplifier independently of variation of manufacturing conditions of a semiconductor memory. SOLUTION: A first dummy memory cell DMC1 storing a first logic and a second dummy memory cell DMC2 storing a second logic being opposite to the first logic are connected to a dummy word line DWL. The first and the second dummy memory cells DMC1, DMC2 are connected to a dummy bit line XDBL. A dummy sense amplifier DSA activates a sense amplifier start signal SAEN for a real sense amplifier in accordance with voltage variation of the dummy bit line XDBL. At the time of read operation of a real memory cell, variation speed of the dummy bit line XDBL by the dummy memory cell DMC1 to the first logic level is delayed by the second logic level held in the second dummy memory cell DMC2. This tendency is remarkable in a transistor having a lower threshold voltage. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：独立于半导体存储器的制造条件的变化来最佳地设置读出放大器的操作开始定时。解决方案：存储第一逻辑的第一虚拟存储器单元DMC1和存储与第一逻辑相反的第二逻辑的第二伪存储单元DMC2连接到虚拟字线DWL。第一和第二虚拟存储单元DMC1，DMC2连接到虚拟位线XDBL。虚拟读出放大器DSA根据虚拟位线XDBL的电压变化激活用于实际读出放大器的读出放大器起始信号SAEN。在实际存储单元的读操作时，由虚拟存储单元DMC1将虚拟位线XDBL的变化速度延迟到第一逻辑电平，延迟保持在第二虚拟存储单元DMC2中的第二逻辑电平。这种趋势在具有较低阈值电压的晶体管中是显着的。版权所有（C）2006，JPO＆NCIPI

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