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1. 发明专利

JP2003504722A Systems and methods for improving the bit error protection - Multi in a computer memory system 审中-公开
公开(公告)号：JP2003504722A
公开(公告)日：2003-02-04
申请号：JP2001508689
申请日：2000-06-29
申请人：サン・マイクロシステムズ・インコーポレイテッド
发明人：カリーリョ，ジョン , コ，ハン・イ , シンハル，アショク , ファン，クレモント , ワン，タユン
IPC分类号： G06F11/10 , G06F12/16 , G11C29/42 , G11C29/00
CPC分类号： G06F11/1012 , G06F11/102
摘要： (57)【要約】コンピュータのメモリ・モジュール内にエラー訂正チェック・ワードをストアするためのシステムおよび方法。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップ内の物理的に隣接しているロケーションにストアされるチェック・ビットが、異なるチェック・ワードに割り当てられる。この方法に従ってチェック・ワードに対してチェック・ビットを割り当てることによって、物理的に隣接しているメモリ・ロケーションにストアされた２ないしはそれ以上のチェック・ビットにおけるエラーからもたらされるマルチ‐ビット・ソフト・エラーが、エラー訂正サブシステムから見たときに複数のシングル‐ビット・エラーとして現れる。同様に、同一チェック・ワード内においてマルチ‐ビット・エラーが発生する可能性を下げることができる。

2. 发明专利

JPS5957541A Method for correcting binary data error 失效
标题翻译：校正二进制数据错误的方法
公开(公告)号：JPS5957541A
公开(公告)日：1984-04-03
申请号：JP14014483
申请日：1983-07-30
申请人： Sony Corp
发明人： JIEEMUZU HETSUDOREI UIRUKINSON
IPC分类号： G06F11/10 , G11B20/18 , H03M13/00 , H03M13/15 , H04N7/26 , H04N7/66
CPC分类号： G06F11/102 , G06F11/1028 , G11B20/1833 , H03M13/15
摘要： PURPOSE: To attain excellent binary data correction without redundancy, by relating a check bit or word mutually to a data block.
CONSTITUTION: Inputted data words W
0 ∼W
31 are applied to primitive polynomial generators 1, 2, where intermediate words K
0 and K
1 are generated. The words generated at the generators 1, 2 are supplied respectively to input terminals A
0 ∼A
7 of P-ROMs 4, 5. A switching signal is supplied to the input terminal A
0 of the P-ROMs 4, 5 which are operated alternately and check words C
0 , C
1 are generated. The words C
0 , C
1 are applied to a mixer 3 via an exclusive OR circuit 6. An output of the mixer 3 is formed with the words W
0 ∼W
31 so as to be related to the words C
0 and C
1 . Thus, each of the words C
0 , C
1 includes the information relating to other check words, and the words C
0 , C
1 processes the information as if it were a data word.
COPYRIGHT: (C)1984,JPO&Japio
摘要翻译：目的：通过将检查位或字与数据块相互关联，实现无冗余的优异的二进制数据校正。构成：输入的数据字W0-W31被应用于生成中间字K0和K1的原语多项式生成器1,2。在发生器1,2产生的字分别提供给P-ROM4,5的输入端子A0-A7。切换信号被提供给交替操作的P-ROM4,5的输入端子A0并检查产生字C0，C1。字C0，C1经由异或电路6施加到混频器3.混频器3的输出形成有字W0-W31，以便与字C0和C1相关。因此，字C0，C1中的每一个包括与其他检查词相关的信息，并且字C0，C1处理该信息，就像它是数据字一样。

3. 发明专利

JP6114478B2 ビット復元システム有权
公开(公告)号：JP6114478B2
公开(公告)日：2017-04-12
申请号：JP2016533524
申请日：2014-11-07
申请人：クアルコム,インコーポレイテッド
发明人：テヒュン・キム , ジュン・ピル・キム , スンリュル・キム
IPC分类号： G06F12/08 , G06F11/10
CPC分类号： G06F11/102 , G06F11/1064 , G06F12/00

4. 发明专利

JP2017504096A ビット復元システム有权
标题翻译：比特恢复系统
公开(公告)号：JP2017504096A
公开(公告)日：2017-02-02
申请号：JP2016533524
申请日：2014-11-07
申请人：クアルコム,インコーポレイテッド
发明人：テヒュン・キム , ジュン・ピル・キム , スンリュル・キム
IPC分类号： G06F11/10 , G06F12/08 , H01L21/8246 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： G06F11/102 , G06F11/1064 , G06F12/00
摘要：特定のデバイスが、抵抗性メモリデバイス、タグランダムアクセスメモリ(RAM)、およびビット復元(BR)メモリを含む。抵抗性メモリデバイスは、データ値およびデータ値に関連付けられた誤り訂正コード(ECC)データを記憶するように構成される。タグRAMは、メインメモリのメモリアドレスをキャッシュメモリのワード線にマップする情報を記憶するように構成され、キャッシュメモリは抵抗性メモリデバイスを含む。BRメモリは、データ値に関連付けられた追加誤り訂正データを記憶するように構成され、BRメモリは揮発性メモリデバイスに対応する。
摘要翻译：特定装置包括，阻变存储器件中，标签的随机存取存储器（RAM），和位恢复（BR）存储器。电阻式存储器设备被配置为与所述数据值和数据值相关联的存储的纠错码（ECC）的数据。标签RAM被配置为存储在主存储器的存储器地址映射到高速缓冲存储器的字线的信息，所述高速缓冲存储器包括一个电阻式存储器装置。 BR存储器被配置为存储与该数据值，对应于所述易失性存储器设备BR存储器相关联的附加的错误校正数据。

5. 发明专利

KR20210025682A KR20210025682A - Spare replacement in memory system 审中-公开
公开(公告)号：KR20210025682A
公开(公告)日：2021-03-09
申请号：KR1020217005199A
申请日：2019-07-23
申请人： 마이크론 테크놀로지, 인크
发明人： 조셉 토마스 파블롭스키
IPC分类号： G06F11/10 , G06F3/06 , G11C29/42 , G11C29/52
CPC分类号： G06F11/102 , G06F11/0793 , G06F11/1012 , G06F11/1044 , G06F3/0619 , G11C16/24 , G11C16/26 , G11C29/42 , G11C29/52 , G11C29/808
摘要： 메모리 시스템 내 예비 대체를 위한 방법, 시스템, 및 장치가 기재된다. 제어기는 백그라운드 동작의 일부로서, 코드 워드의 비트를 교체하도록 예비 비트를 할당하며 예비 비트 할당의 표시자를 메모리 어레이에 저장할 수 있다. 코드 워드는 코드 워드를 보유하는 메모리 매체 내 각각의 MSR(Minimum Substitution Region)에 각각 대응하는 비트의 세트를 포함할 수 있다. 교체될 비트에 대응하는 MSR은 임계값에 대한 에러 비트의 수량을 포함할 수 있다. 제어기는, 읽기 동작 동안, 코드 워드의 제1 부분 내 예비 비트를 식별하고, 메모리 어레이를 액세스하는 것에 기초하여 교체될 비트를 결정하며, 코드 워드의 제2 부분을 수신하는 것과 동시에 예비 비트로 비트를 교체할 수 있다.

6. 发明专利

JP2011248977A Interface device and decode data effective determination method, and recording device 审中-公开
标题翻译：接口设备和解码数据有效的确定方法和记录设备
公开(公告)号：JP2011248977A
公开(公告)日：2011-12-08
申请号：JP2010123554
申请日：2010-05-28
申请人： Toshiba Corp , 株式会社東芝
发明人： SAKAMOTO MIYABI , ISHII SHUICHI
IPC分类号： G11B20/18 , G06F3/06 , G06F13/10 , G06F13/38 , G11B20/10
CPC分类号： H03M13/09 , G06F11/102
摘要： PROBLEM TO BE SOLVED: To provide an interface device capable of reducing a transmission/reception time of data, for instance, a packet, and to provide a decode data effective determination method, and a recording device.SOLUTION: The interface device includes: a data processing section; a decoding section; a holding section; a CRC section; an error detecting section; and a data processing section. The decoding section decodes the received data. The holding section holds the data after having been decoded by the decoding section. The CRC section detects that the decoded data includes a CRC error. The error detecting section detects a decode error of the decoded data. The data processing section processes the decoded data held in the holding section as an effective data when the detected decode error is non-user data and the CRC error is not detected by the CRC section.
摘要翻译：要解决的问题：提供一种能够减少数据（例如，分组）的发送/接收时间并提供解码数据有效确定方法的接口装置和记录装置。解决方案：接口设备包括：数据处理部分; 解码部分; 持有部分 CRC部分; 误差检测部; 和数据处理部。解码部分解码所接收的数据。保持部分在由解码部分解码之后保持数据。 CRC部分检测到解码的数据包括CRC错误。错误检测部分检测解码数据的解码错误。当检测到的解码错误是非用户数据并且CRC部分未检测到CRC错误时，数据处理部分将保持在保持部分中的解码数据处理为有效数据。版权所有（C）2012，JPO＆INPIT

7. 发明专利

JP3871471B2 Ecc circuit equipped with a semiconductor memory device and inspection method that 有权
公开(公告)号：JP3871471B2
公开(公告)日：2007-01-24
申请号：JP19690399
申请日：1999-07-12
申请人：松下電器産業株式会社
发明人：利行本多
IPC分类号： G11C29/42 , G06F11/10 , G11C29/02
CPC分类号： G06F11/1008 , G06F11/102 , G06F11/2215 , G11C29/02 , G11C29/42
摘要： In an ECC circuit of an ECC circuit-containing semiconductor memory device, an error correcting code/syndrome generating circuit and a data correcting circuit are disposed. In portions of the ECC circuit connected to buses, a data bus input control circuit for controlling input of a data from a data bus; an error correcting code bus input control circuit for controlling input of an error correcting code from an error correcting code bus; and an error correcting code bus output control circuit for controlling output of an error correcting code to the error correcting code bus are disposed. A portion corresponding to an error correcting code generator of a conventional technique is included in the ECC circuit, so that the ECC circuit can function both as an error correcting code generator and a decoder. As a result, the entire device can be made compact.

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