专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JPWO2016027436A1 表示装置の駆動方法及び表示装置审中-公开
公开(公告)号：JPWO2016027436A1
公开(公告)日：2017-06-01
申请号：JP2016543807
申请日：2015-08-10
申请人：株式会社Joled
发明人：前田　智之 , 智之前田 , 雅史松井 , 雅史松井
IPC分类号： G09G3/3233 , G09G3/20 , H01L51/50
CPC分类号： G09G3/3291 , G09G3/20 , G09G3/30 , G09G3/3233 , G09G2300/0871 , G09G2310/0289 , G09G2310/0294 , G09G2320/043 , H01L51/50
摘要：複数の画素回路(20)が行列状に配置された表示装置(10)の駆動方法であって、画素回路(20)は、供給される電流の大きさに応じた光量で発光する発光素子(EL)と、映像信号の大きさに応じた電流を発光素子(EL)に供給する駆動トランジスタ(Trd)と、を備え、表示装置(10)の駆動方法は、駆動トランジスタ(Trd)を初期化するための初期化期間において、初期化電圧調整部(30)により、駆動トランジスタ(Trd)の閾値電圧よりも高く駆動トランジスタ(Trd)の劣化状態に応じた初期化電圧を、駆動トランジスタ(Trd)のゲート−ソース間に印加する。

2. 发明专利

JPWO2013153576A1 バッファ回路及びバッファ回路の駆動方法有权
标题翻译：缓冲电路的驱动方法和缓冲电路
公开(公告)号：JPWO2013153576A1
公开(公告)日：2015-12-17
申请号：JP2012543366
申请日：2012-04-10
申请人：株式会社Joled
发明人：柘植　仁志 , 仁志柘植 , 雅史松井 , 雅史松井
IPC分类号： H03K19/0175 , G09G3/20 , G09G3/30 , H01L51/50 , H03K17/06 , H03K17/687 , H03K19/094
CPC分类号： H03K3/00 , G11C19/184 , G11C19/28
摘要：出力端子(26)と、第1の電圧、及び第1の電圧よりも低い第2の電圧を含むクロック信号の信号源(23)に接続され、第1の電圧を出力端子(26)に供給するための第1のトランジスタ(21)と、第1の電圧よりも低い第3の電圧を供給する電圧源(27)に接続され、第3の電圧を出力端子(26)に供給するための第2のトランジスタ(22)とを備えるバッファ回路(20)の駆動方法であって、クロック信号が記第1の電圧である期間(C)において、第1のトランジスタを導通させ、第1の電圧である期間(C)に続く、クロック信号が第2の電圧である期間において、第1のトランジスタ(21)及び第2のトランジスタ(22)を導通させる。
摘要翻译：一个输出端（26），第一电压被连接到时钟信号信号源（23）包括第二电压低于，并且所述第一电压，给输出端提供第一电压（26）用于第一晶体管（21），连接到电压源供给的第三电压比所述第一电压（27）下，用于提供第三电压到输出端（26）驱动该缓冲电路（20）和第二晶体管（22），当所述时钟信号为串行第一电压（C）的期间的方法，要进行所述第一晶体管，所述第一电压被跟随期间（C）是，在周期中当所述时钟信号为第二电压，从而在所述第一晶体管（21）和第二晶体管（22）导通。

3. 发明专利

JPWO2016027425A1 表示装置及びその駆動方法审中-公开
公开(公告)号：JPWO2016027425A1
公开(公告)日：2017-05-25
申请号：JP2016543802
申请日：2015-07-31
申请人：株式会社Joled
发明人：浩平戎野 , 浩平戎野 , 晋也小野 , 晋也小野 , 雅史松井 , 雅史松井
IPC分类号： G09G3/3233 , G09G3/20 , H01L51/50
CPC分类号： G09G3/3233 , G09G3/20 , G09G3/30 , G09G2310/0251 , G09G2310/08 , G09G2320/0271 , G09G2320/045 , G09G2320/0626 , H01L27/3262 , H01L27/3265 , H01L27/3276 , H01L51/50
摘要：行列状に配置された複数の画素(4)を備える表示装置(1)の駆動方法であって、複数の画素(4)のそれぞれは、供給された電流に応じて発光する有機EL素子(40)と、有機EL素子(40)に電流を供給する駆動トランジスタ(41)と、駆動トランジスタ(41)のゲートとソース又はドレインとの間に接続された保持容量(42)とを備え、表示装置(1)の駆動方法は、有機EL素子(40)に電流を供給することで、有機EL素子(40)を発光させる発光ステップと、保持容量(42)と有機EL素子(40)の寄生容量との少なくとも一方の電荷をリセットするリセットステップと、駆動トランジスタ(41)のゲートとソースとの間に逆バイアス電圧を印加する逆バイアス印加ステップとを含み、リセットステップは、発光ステップと逆バイアス印加ステップとの間で実行される。

4. 发明专利

JPWO2015174077A1 表示装置および表示装置の駆動方法审中-公开
公开(公告)号：JPWO2015174077A1
公开(公告)日：2017-04-20
申请号：JP2016519115
申请日：2015-05-12
申请人：株式会社Joled
发明人：雅史松井 , 雅史松井 , 栄二岩内 , 栄二岩内 , 前田　智之 , 智之前田
IPC分类号： G09G3/3208 , G09G3/20
CPC分类号： G09G3/3233 , G09G2310/08 , G09G2320/0233 , G09G2320/043 , G09G2360/16
摘要：有機EL素子(OEL)を備える複数の表示画素(P)で構成される表示部(10)と、表示部(10)に画像を表示させるための映像信号から輝度信号を取得し、予め定められた発光量の減衰特性(L0)を有する基準画素に対して、前記輝度信号を与えた場合の実表示輝度を基準表示輝度とし、補正対象の表示画素の実表示輝度が基準表示輝度となるように、輝度信号を調整して表示画素(P)に与える補正信号を算出する制御部(20)とを備える。

5. 发明专利

JPWO2014002463A1 表示装置および表示装置の製造方法有权
标题翻译：制造显示装置和显示装置的方法
公开(公告)号：JPWO2014002463A1
公开(公告)日：2016-05-30
申请号：JP2014522424
申请日：2013-06-24
申请人：株式会社Joled
发明人：雅史松井 , 雅史松井 , 浩平戎野 , 浩平戎野
IPC分类号： G09F9/00 , G09F9/30 , H01L51/50 , H05B33/10 , H05B33/22
CPC分类号： H01L27/124 , G02F1/136259 , G02F2001/136263 , H01L27/3248 , H01L27/3276 , H01L51/0021 , H01L51/0023 , H01L51/0031 , H01L51/56 , H01L2251/568
摘要：表示装置は、下部配線層(111)と、層間絶縁層と、上部配線層(112)と、を備え、下部配線層(111)は、第1の分割電極部(111a)と、第1の切断可能部(111b)と、第1の開口部(111c)とを有し、上部配線層(112)は、第2の分割電極部(112a)と、第2の切断可能部(112b)と、第2の開口部(112c)とを有し、第1の分割電極部(111a)と第2の分割電極部(112a)とは、積層方向において重なる位置に配置され、第1の切断可能部(111b)の全てと第2の開口部(112c)とは、積層方向において重なる位置に配置され、第2の切断可能部(112b)の全てと第1の開口部(111c)とは、積層方向において重なる位置に配置されている。
摘要翻译：显示装置，所述下部布线层（111），层间绝缘层，上布线层（112）包括下部布线层（111），所述第一分割电极部和（111A），第一可切割的部分和（111B），所述第一开口和（111C），上部布线层（112），所述第二分割电极部和（112A），第二切割部和（112B）具有第二开口和（112C），所述第一分割电极部和（111A）和第二分割电极部（112A），被配置在在层叠方向上的位置重叠，所述第一切割所有的第二开口部分（111B）和（112C），被设置在在层叠方向上的位置重叠，并且所述第二切割部（112B），（111C）的所有第一开口，它被设置在层叠方向上的位置重叠。

6. 发明专利

JPWO2013160941A1 シフトレジスタ及び表示装置审中-公开
标题翻译：移位寄存器和显示装置
公开(公告)号：JPWO2013160941A1
公开(公告)日：2015-12-21
申请号：JP2014512014
申请日：2012-04-25
申请人：株式会社Joled
发明人：雅史松井 , 雅史松井 , 柘植　仁志 , 仁志柘植
IPC分类号： G11C19/28 , G09G3/20 , G09G3/30 , G11C19/00
CPC分类号： G11C19/28 , G09G3/3266 , G09G3/3648 , G09G2300/0842 , G09G2310/0286 , G11C19/184
摘要：シフトレジスタ(60)は、論理回路(61a、62a、・・)と、第1出力部(61b、62b、・・)と、第2出力部(61c、62c、・・)とから構成される複数の単位回路(61、62、・・)が多段に接続されて構成される。第1出力部は、駆動信号を出力するためのバッファアンプであって、第1電圧(クロック信号CLK)を出力する第1トランジスタ(80)と、第1電圧よりも低い第2電圧(基準電圧VSS2)を出力する第2トランジスタ(81)とを備える。第2出力部は、次段の単位回路に信号を出力するためのバッファアンプであって、第3電圧(クロック信号CLK)を出力する第3トランジスタ(83)と、第3電圧よりも低い第4電圧(基準電圧VSS1)を出力する第4トランジスタ(84)とを備える。第2電圧(基準電圧VSS2)は、第4電圧(基準電圧VSS1)よりも高い電位に設定されている。
摘要翻译：从配置的移位寄存器（60），逻辑电路（61A，62A，··）和第一输出部（61B，62B，··）和所述第二输出部（61C，62C，··）多个单位电路（61,62，...）是由在多个级中连接配置。第一输出单元是用于输出（时钟信号CLK）输出驱动信号，所述第一电压的第一晶体管（80）的缓冲放大器，比所述第一电压的第二电压（参考电压和用于输出的第二晶体管（81）的VSS2）。第二输出单元是用于输出第三电压（时钟信号CLK）的信号输出到下一级单元电路时，第三晶体管（83）的缓冲放大器，低于第三电压的低 4以及输出电压第四晶体管（基准电压VSS1）（84）。第二电压（基准电压VSS2）被设定为一个电位比所述第四电压高（参考电压VSS1）。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式