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1. 发明专利

JP6331907B2 半導体装置有权
公开(公告)号：JP6331907B2
公开(公告)日：2018-05-30
申请号：JP2014185313
申请日：2014-09-11
申请人：株式会社デンソー , 株式会社豊田中央研究所
发明人：樽見浩幸 , 小山和博 , 松井正樹 , 樋口安史 , 大竹伸幸 , 加地徹 , 菊田大悟
IPC分类号： H01L29/778 , H01L29/812 , H01L29/786 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/338

2. 发明专利

JP6193174B2 窒化物半導体とリセスゲート電極を利用する電界効果型トランジスタ有权
公开(公告)号：JP6193174B2
公开(公告)日：2017-09-06
申请号：JP2014090052
申请日：2014-04-24
申请人：株式会社豊田中央研究所 , 株式会社デンソー
发明人：菊田大悟 , 伊藤健治 , 成田哲生 , 冨田一義 , 松井正樹 , 大竹伸幸 , 樋口安史
IPC分类号： H01L29/812 , H01L29/778 , H01L21/336 , H01L29/78 , H01L21/338

3. 发明专利

JP2016184663A 半導体ウエハ、半導体装置及び半導体ウエハの製造方法审中-公开
标题翻译：半导体晶体管，半导体器件及制造半导体晶体管的方法
公开(公告)号：JP2016184663A
公开(公告)日：2016-10-20
申请号：JP2015064107
申请日：2015-03-26
申请人：株式会社豊田中央研究所 , 株式会社デンソー
发明人：成田哲生 , 井口紘子 , 伊藤健治 , 大竹伸幸 , 星真一
IPC分类号： H01L29/778 , H01L29/812 , C30B29/38 , H01L21/205 , C30B25/16 , C23C16/34 , H01L21/338
CPC分类号： C23C16/34 , C30B25/16 , C30B29/38 , H01L21/205 , H01L29/778 , H01L29/812
摘要：【課題】リーク電流が流れることを防止しながら、III族窒化物半導体層の表面が平滑な半導体ウエハを実現する。【解決手段】半導体ウエハ1は、基板2上にバッファ層8を介してIII族窒化物半導体層10が設けられている。バッファ層8は、III族窒化物半導体層10より格子定数が小さい。III族窒化物半導体層10は、炭素を含んでいる。III族窒化物半導体層10の炭素濃度のピークは、III族窒化物半導体層10の表面と裏面の双方から離れた位置にある。【選択図】図1
摘要翻译：要解决的问题：实现具有III族氮化物半导体层平滑表面的半导体晶片，同时防止漏电流流动。解决方案：在半导体晶片1中，III族氮化物半导体层10设置在基板2经由缓冲层8.缓冲层8的晶格常数小于III族氮化物半导体层10的晶格常数.Ⅲ族氮化物半导体层10含有碳。 III族氮化物半导体层10的碳浓度的峰远离III族氮化物半导体层10的正面和背面。选择的图：图1

4. 发明专利

JP5997258B2 オフ角を備えているシリコン単結晶とIII族窒化物単結晶の積層基板と、その製造方法有权
标题翻译：单晶硅和III族氮化物单晶的制造层叠基板具备的偏角，其制造方法
公开(公告)号：JP5997258B2
公开(公告)日：2016-09-28
申请号：JP2014507315
申请日：2012-11-01
申请人：株式会社豊田中央研究所 , 株式会社デンソー
发明人：成田哲生 , 伊藤健治 , 冨田一義 , 大竹伸幸 , 星真一 , 松井正樹
IPC分类号： C23C16/34 , H01L21/205 , C30B29/38
CPC分类号： H01L29/2003 , C30B25/08 , C30B25/183 , C30B29/403 , C30B29/406 , H01L21/02381 , H01L21/02433 , H01L21/02488 , H01L21/0254 , H01L29/045 , H01L33/007

5. 发明专利

JP2015204359A 絶縁ゲート型窒化物半導体トランジスタ审中-公开
标题翻译：绝缘栅极氮化物半导体晶体管
公开(公告)号：JP2015204359A
公开(公告)日：2015-11-16
申请号：JP2014082681
申请日：2014-04-14
申请人：株式会社豊田中央研究所 , 株式会社デンソー
发明人：菊田大悟 , 成田哲生 , 伊藤健治 , 冨田一義 , 松井正樹 , 大竹伸幸 , 樋口安史
IPC分类号： H01L29/778 , H01L29/812 , H01L21/336 , H01L29/78 , H01L21/338
CPC分类号： H01L29/7783 , H01L29/66462 , H01L29/1033 , H01L29/2003 , H01L29/4236
摘要：【課題】バンドギャップが小さい窒化物半導体電子走行層とバンドギャップが大きい窒化物半導体電子供給層の積層構造を備えており、電子供給層の上面から電子供給層を貫通して電子走行層に達しているゲート電極を備えているHEMTでは、ゲート電極用のリセスのエッチング時にリセス底面に窒素欠陥が形成されるために閾値電圧が安定しない。【解決手段】リセス底面16aがn型の窒化物半導体8で形成されている状態でエッチングを停止する。n型であるとエッチング時に窒素欠陥が生じにくく、HEMTの閾値電圧が安定する。電子走行層8を形成する窒化物半導体自体をn型とすることも可能であり、i型の電子走行層とは別にn型領域を形成し、n型領域内にリセス底面を形成することも可能である。【選択図】図7
摘要翻译：要解决的问题为了解决包括具有小带隙的氮化物半导体电子转移层的层叠结构的HEMT和具有大带隙的氮化物半导体电子供给层的这种问题，并且包括穿透电子供给的栅电极层，并且到达电子转移层时，阈值电压不稳定，因为当蚀刻凹槽时在用于栅极的凹槽的底面上形成氮缺陷。解决方案：蚀刻停止在状态其中凹部的底面16a由n型氮化物半导体8形成。在蚀刻时，n型不太可能发生氮缺陷，HEMT的阈值电压稳定。也可以使形成电子转移层8 n型的氮化物半导体，并与i型电子转移层分开形成n型区域，并形成n型区域的凹部的底面。类型区域。

6. 发明专利

JP2016058622A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2016058622A
公开(公告)日：2016-04-21
申请号：JP2014185313
申请日：2014-09-11
申请人：株式会社デンソー , 株式会社豊田中央研究所
发明人：樽見浩幸 , 小山和博 , 松井正樹 , 樋口安史 , 大竹伸幸 , 加地徹 , 菊田大悟
IPC分类号： H01L29/778 , H01L29/812 , H01L29/786 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/338
摘要：【課題】浮遊ゲート層からの電荷抜けを防ぎ、経時劣化によってノーマリオフ状態が維持できなくなることを防ぐ。【解決手段】第1のGaN系半導体層をGaN層3で構成すると共に第2のGaN系半導体層をAlGaN層4で構成し、AlGaN層4に設けた凹部4aに、ゲート構造体を構成する。そして、ゲート構造体としてゲート電極8に加えて浮遊ゲート層6を備え、浮遊ゲート層6をダイヤモンド膜によって構成された第1、第2ゲート絶縁膜5、7によって挟み込んだ構成とする。このように、第1、第2ゲート絶縁膜5、7をシリコン酸化膜よりも電子に対して高い障壁を有した絶縁膜で構成することで、浮遊ゲート層6に注入された電荷が抜け難くなり、経時劣化によってノーマリオフ状態が維持できなくなることを抑制できる。【選択図】図1
摘要翻译：要解决的问题：为了防止由浮栅层引起的电荷泄漏，以防止由于老化而劣化而导致不能保持正常关闭状态。解决方案：半导体器件包括：第一GaN基半导体层，其由 GaN层3; 由AlGaN层4构成的第二GaN基半导体层; 以及栅极结构，其形成在设置在AlGaN层4中的凹部4a中，并且除了栅极电极8之外还包括浮置栅极层6，其中浮栅层6被第一和第二栅极绝缘膜5夹在中间， 7金刚石薄膜组成。如上所述，通过利用对氧化硅膜具有比电极更高的屏障的绝缘膜形成第一和第二栅极绝缘膜5,7，注入浮栅层6的电荷不太可能泄漏，并且不能保持正常的电压，关闭状态，这是由年龄恶化引起的，可以被抑制。选择图：图1

7. 发明专利

JP2016207715A 半導体ウエハ及び半導体装置审中-公开
标题翻译：半导体晶片和半导体器件
公开(公告)号：JP2016207715A
公开(公告)日：2016-12-08
申请号：JP2015084187
申请日：2015-04-16
申请人：株式会社豊田中央研究所 , 株式会社デンソー
发明人：井口紘子 , 成田哲生 , 伊藤健治 , 近藤嘉代 , 大竹伸幸 , 星真一
IPC分类号： H01L21/338 , H01L29/778 , H01L29/812 , H01L29/872 , H01L21/20 , H01L21/205
CPC分类号： H01L21/20 , H01L21/205 , H01L29/778 , H01L29/812 , H01L29/872
摘要：【課題】III族窒化物半導体層の表面が平滑な半導体ウエハを実現する。【解決手段】半導体ウエハ1は、基板2上に多層バッファ層8を介してIII族窒化物半導体層10が設けられている。多層バッファ層8は、少なくとも、III族窒化物半導体層10に接する第1バッファ層8aと、第1バッファ層8aに接しているとともに第1バッファ層8aとは組成が異なる第2バッファ層8bを含んでいる。多層バッファ層8の平均格子定数は、III族窒化物半導体層10より小さい。半導体ウエハ1では、III族窒化物半導体層10と第1バッファ層8aとの界面におけるIII族窒化物半導体層10の界面格子歪みが、第1バッファ層8aと第2バッファ層8bの界面における第1バッファ層8aの界面格子歪みより小さい。【選択図】図1
摘要翻译： III族氮化物半导体层的表面，以实现平滑的半导体晶片。一种半导体晶片1，通过多层缓冲层8 III族氮化物半导体层10设置在基板2上。多层缓冲层8至少包括与所述III族氮化物半导体层10，第二缓冲层8b中从第一缓冲层8a中与所述第一缓冲层8a电接触组成上不同与接触的第一缓冲层8a中包含。多层缓冲层8的平均晶格常数，III族氮化物半导体层10小于。在半导体晶片1，在III族氮化物半导体层10和第一缓冲层8a之间的界面处的III族氮化物半导体层10的界面的晶格畸变是首先在所述第一缓冲层8a的接口和第二缓冲层8b的界面晶格畸变比第一缓冲层8A小。点域1

8. 发明专利

JP2015211063A 窒化物半導体とリセスゲート電極を利用する電界効果型トランジスタ有权
标题翻译：使用氮化物半导体和闭孔电极的场效应晶体管
公开(公告)号：JP2015211063A
公开(公告)日：2015-11-24
申请号：JP2014090052
申请日：2014-04-24
申请人：株式会社豊田中央研究所 , 株式会社デンソー
发明人：菊田大悟 , 伊藤健治 , 成田哲生 , 冨田一義 , 松井正樹 , 大竹伸幸 , 樋口安史
IPC分类号： H01L29/778 , H01L29/812 , H01L21/336 , H01L29/78 , H01L21/338
摘要：【課題】ゲート電極がゲート絶縁膜を介して窒化物半導体に対向する電界効果型トランジスタの閾値電圧を引き上げてノーマリオフとするために、リセスを形成し、リセスにゲート電極を埋め込み、リセスの底面に負固定電荷を導入するのが有効であるが、閾値電圧が意図せずに上昇する。【解決手段】負固定電荷導入領域22の形成範囲がリセス18aの底面全域に広がらず、ゲート電極16の下面16aの形成範囲に留まる関係とする。意図した閾値電圧でチャネルが形成されてソース・ドレイン間抵抗が低下する。閾値電圧が揃っているトランジスタを歩留まりよく量産できる。【選択図】図3
摘要翻译：要解决的问题为了解决这样一个问题，尽管形成凹槽是有效的，但是在凹槽中嵌入栅电极，并且将负固定电荷引入到用于场效应晶体管的常闭操作的凹槽的底表面其中栅电极通过栅极绝缘膜面对氮化物半导体，通过提升其阈值电压，但阈值电压无意中上升。解决方案：负固定电荷引入区22的形成范围不会扩散到整个区域但是被限制在栅电极16的下表面16a的形成范围内。通道形成有预期的阈值电压，并且源极 - 漏极之间的电阻降低。具有排列的阈值电压的晶体管可以以良好的产量大量生产。

9. 发明专利

JP2020113627A 半導体装置审中-公开
公开(公告)号：JP2020113627A
公开(公告)日：2020-07-27
申请号：JP2019002926
申请日：2019-01-10
申请人：株式会社デンソー , 国立大学法人東京大学
发明人：傅宇峰 , 大竹伸幸 , 杉山正和
IPC分类号： C23C16/30 , H01L21/205
摘要：【課題】積層欠陥による品質低下の抑制を図った半導体装置を提供する。【解決手段】半導体装置100は、面方位(111)を一面とするシリコン基板200上に形成されるものである。半導体装置100は、絶縁膜10と、下地層20と、半導体層30と、を備える。絶縁膜10は、一面に直交する厚み方向に貫通する貫通孔10aを有しつつ、一面上に形成されている。下地層20は、InPによるIII−V族化合物半導体であって、貫通孔10aに充填されるとともに、貫通孔10aを覆うように絶縁膜10上に形成される。半導体層30は、少なくともIn、GaおよびAsを含むIII−V族化合物半導体であって、下地層20上に形成される。【選択図】図1

10. 发明专利

JP2016157801A 半導体装置およびその製造方法有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2016157801A
公开(公告)日：2016-09-01
申请号：JP2015034230
申请日：2015-02-24
申请人：株式会社デンソー , 国立大学法人名古屋工業大学
发明人：大竹伸幸 , 星真一 , 小山和博 , 江川孝志
IPC分类号： H01L29/778 , H01L29/812 , H01L21/336 , H01L29/78 , H01L21/205 , H01L21/338
摘要：【課題】しきい値電圧のマイナスシフトを抑制する。【解決手段】GaN層3の上のAlGaN層4を選択エピタキシャル成長によって形成し、リセス部4をドライエッチングによらずに形成されるようにする。これにより、ゲート構造部が形成されるリセス部4の底部におけるu−GaN層3の表面にドライエッチングによるダメージが形成されないようにでき、しきい値電圧(Vt)のマイナスシフトが生じることを抑制できる。また、しきい値電圧を設計値通りとしたデバイス作成を行うことが可能となるし、ドライエッチングによるダメージの面内バラツキに起因するしきい値電圧のバラツキの増長も発生しないようにできる。したがって、特性の安定したMOSデバイスとすることが可能となる。【選択図】図1
摘要翻译：要解决的问题：为了防止阈值电压的偏移。解决方案：在半导体器件中，通过选择性外延生长形成GaN层3上的AlGaN层4，并且不通过干蚀刻形成凹部5。这可以防止在形成栅极结构的凹部5的底部的u-GaN层3的表面上形成干蚀刻的损伤，并且防止阈值电压（Vt）的偏移发生。此外，可以形成器件以根据设计值实现阈值电压，并且可以防止由于干蚀刻而导致的损伤中的面内变化引起的阈值电压的变化增加。因此，可以实现具有稳定特性的MOS器件。选择图：图1

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