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1. 发明专利

JP6984545B2 光トランシーバ有权
公开(公告)号：JP6984545B2
公开(公告)日：2021-12-22
申请号：JP2018103345
申请日：2018-05-30
申请人：日本電信電話株式会社
发明人：松田俊哉 , 保米本徹 , 益本佳奈 , 片山勝 , 松村和之
IPC分类号： H04B10/07 , G06F8/65 , H04B10/40

2. 发明专利

JP6626465B2 バースト光送信装置及び光伝送システム有权
公开(公告)号：JP6626465B2
公开(公告)日：2019-12-25
申请号：JP2017026930
申请日：2017-02-16
申请人：日本電信電話株式会社
发明人：松田俊哉 , 益本佳奈 , 保米本徹 , 片山勝 , 行田克俊
IPC分类号： H04B10/075 , H04B10/516 , H04B10/296

3. 发明专利

JP2018007206A マルチキャリア光受信機、および、光伝送システム审中-公开
公开(公告)号：JP2018007206A
公开(公告)日：2018-01-11
申请号：JP2016136062
申请日：2016-07-08
申请人：日本電信電話株式会社
发明人：松田俊哉 , 保米本徹 , 益本佳奈 , 片山勝 , 行田克俊
IPC分类号： H04B10/2569 , H04B10/69
摘要：【課題】光ファイバの特性に起因する伝送特性劣化に対する耐性とモジュールの小型化をバランス良く両立するマルチキャリア光受信機、光伝送システムを提供すること。【解決手段】マルチキャリア光受信機2は、光ファイバ9を介して2つの光信号を直接検波方式で独立に受信する光受信モジュール21と、光受信モジュール21が受信した2つの光信号をそれぞれデジタル信号に変換するA/Dコンバータ22と、A/Dコンバータ22が変換した2つのデジタル信号からコヒーレント検波方式のデジタル信号を擬似的に生成する疑似信号回路23と、疑似信号回路23が生成したコヒーレント検波方式のデジタル信号に対して信号波形の適応等化を行うDSP24とを有する。【選択図】図1

4. 发明专利

JP2016082393A 多段PONシステムのDBA制御装置、DBA制御方法およびDBA制御プログラム有权
标题翻译：用于多播PON系统的DBA控制设备，DBA控制方法和DBA控制程序
公开(公告)号：JP2016082393A
公开(公告)日：2016-05-16
申请号：JP2014211909
申请日：2014-10-16
申请人：日本電信電話株式会社
发明人：保米本徹 , 中川雅弘 , 服部恭太 , 樋口健一 , 片山勝 , 小川宏明
IPC分类号： H04L12/44
摘要：【課題】多段PONシステムにおける上位PONと下位PONのTDMスケジュール周期を同期させることにより、中継ノードにおけるバッファリング時間を最小限に抑える。【解決手段】複数のONUからそれぞれ中継ノードに通知された送信データ量を集約してOLTに通知し、複数の中継ノードから通知された集約した送信データ量に基づき、複数の中継ノードにそれぞれ割り当てる送信開始時刻と送信データ量からなる許可帯域を計算して各中継ノードに通知し、中継ノードに通知された許可帯域に基づき、中継ノードの配下の複数のONUにそれぞれ割り当てる送信開始時刻と送信データ量からなる許可帯域を計算して各ONUに通知し、上位PON帯域割当手段で中継ノードに割り当てられた許可帯域に対応する送信終了時刻と、下位PON帯域割当手段で該中継ノードの配下の各ONUに割り当てられた許可帯域に対応する送信終了時刻とを同期させる。【選択図】図2
摘要翻译：要解决的问题：通过在多步PON系统中同步高阶PON和低阶PON的TDM调度周期来将中继节点中的缓冲时间抑制到最小。解决方案：从多个PON系统报告的传输数据量中继节点的ONU被压缩并报告给OLT，并且基于从多个中继节点报告的压缩的传输数据量，允许频带包括要分配给多个中继节点中的每一个的传输开始时间和传输数据量计算中继节点并将其报告给每个中继节点。基于向中继节点报告的许可频带，计算包括在中继节点的控制下分配给多个ONU中的每一个的发送开始时间和发送数据量的许可频带，并将其报告给 ONU等。对应于通过高阶PON频带分配装置分配给中继节点的许可频带的发送结束时间和在中继节点通过低阶PON分配给每个ONU的对应于允许频带的发送结束时间频带分配手段是同步的。选择图：图2

5. 发明专利

JP6781521B2 光送信機及び光伝送システム有权
公开(公告)号：JP6781521B2
公开(公告)日：2020-11-04
申请号：JP2017157850
申请日：2017-08-18
申请人：日本電信電話株式会社
发明人：松田俊哉 , 保米本徹 , 益本佳奈 , 片山勝 , 行田克俊
IPC分类号： G02F1/01 , H04B10/516 , H04B10/2513

6. 发明专利

JP6550018B2 マルチキャリア光受信機、および、光伝送システム有权
公开(公告)号：JP6550018B2
公开(公告)日：2019-07-24
申请号：JP2016136062
申请日：2016-07-08
申请人：日本電信電話株式会社
发明人：松田俊哉 , 保米本徹 , 益本佳奈 , 片山勝 , 行田克俊
IPC分类号： H04B10/2569 , H04B10/69

7. 发明专利

JP2018206195A 演算システム、演算システムの制御方法およびプログラム审中-公开
公开(公告)号：JP2018206195A
公开(公告)日：2018-12-27
申请号：JP2017112721
申请日：2017-06-07
申请人：日本電信電話株式会社
发明人：保米本徹 , 石井久治
IPC分类号： G06F8/65 , G06F9/38
摘要：【課題】アクセラレータ利用効率の向上とプログラミング手法の維持を可能とする演算システム、演算システムの制御方法およびプログラムを提供する。【解決手段】演算システム100は、コマンドを受付ける入力装置160と、入力されたコマンドを、FPGAアクセラレータ140の部分再構成領域にマッピングし、かつ、部分再構成領域間をデータパスでつなぐように制御する支援装置170と、を備える。支援装置170は、パイプ命令が発行された場合、前のコマンドを前の部分再構成領域にマッピングするとともに、後のコマンドを後の部分再構成領域にマッピングし、かつ、前後の部分再構成領域を1本ずつのデータパスによって1次元の連結となるよう接続し、当該マッピングおよび当該接続を全てのパイプ命令に対して繰り返したのち、先頭となるコマンドの入力をCPU110から導入し、終端となるコマンドの出力をCPU110に戻す設定を行う。【選択図】図1

8. 发明专利

JP6377577B2 並列パケット伝送装置および方法审中-公开
公开(公告)号：JP6377577B2
公开(公告)日：2018-08-22
申请号：JP2015110293
申请日：2015-05-29
申请人：日本電信電話株式会社
发明人：保米本徹 , 松田俊哉 , 片山勝 , 行田克俊
IPC分类号： H04L12/803 , H04L12/953 , H04L29/00 , H04L12/891

9. 发明专利

JP2017152816A ノード装置及び冗長ネットワークの通信方法有权
公开(公告)号：JP2017152816A
公开(公告)日：2017-08-31
申请号：JP2016031661
申请日：2016-02-23
申请人：日本電信電話株式会社
发明人：保米本徹 , 深谷崇文 , 森弘樹 , 並木雅俊 , 妹尾和則 , 島崎大作 , 片山勝 , 行田克俊
IPC分类号： H04L12/713 , H04L12/761
摘要：【課題】マルチキャスト通信を収容する冗長ネットワークを安価に構成することのできるノード装置及び冗長ネットワークの通信方法を提供する。【解決手段】送信拠点T1のノード装置N1は、入力信号を、同一の経路構造を持つユーザ毎のマルチキャスト伝送パス同士を収容したパスであるマルチキャストスーパーパス8により受信拠点R1,R2へ送信すると共に、渡り回線8e,8fを介して送信拠点T2へ送信する送信機31と、マルチキャストスーパーパス9から分岐して送信拠点T1に向う渡り回線9c,9dを介して配信される信号を受信する受信機51と、ユーザ毎に設けられ、配信サーバ11A,12Sから入力された信号と、送信拠点T2から渡り回線9c,9dを介して受信した信号と、の正常性を監視し、一方を複製して送信機31に出力すると共に、信号状態に応じて出力信号を切り替える信号切替手段41,42と、を備える。【選択図】図1

10. 发明专利

JP2020005017A 動的可変容量メモリ装置及び記憶容量動的可変方法审中-公开
公开(公告)号：JP2020005017A
公开(公告)日：2020-01-09
申请号：JP2018119714
申请日：2018-06-25
申请人：日本電信電話株式会社
发明人：保米本徹 , 益本佳奈 , 松田俊哉 , 松村和之
IPC分类号： H04L13/08 , H04L12/931
摘要：【課題】通信装置に搭載され、この通信装置を停止すること無くデータの記憶容量を可変して記憶領域を増設又は減設する。【解決手段】動的可変容量メモリ装置40は、双方向のパスを介して互いに通信を行う複数の通信装置20a〜20dに搭載され、回路構成を可変でき且つデータを記憶可能なゲートアレイである電子回路により構成されている。動的可変容量メモリ装置40は、データを記憶可能なゲートアレイである電子回路による記憶回路(FPGA)を用いた記憶部を備える。また、通信装置20a〜20d間のパスを伝送可能なデータ容量に対応する割当量を求め、当該割当量に応じて、記憶部に該当パスのデータを記憶する記憶容量の記憶領域を、記憶回路で形成する容量可変制御を行う制御部を備える構成とする。【選択図】図1

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