专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2015035551A 半導体装置の製造方法审中-公开
标题翻译：半导体器件制造方法
公开(公告)号：JP2015035551A
公开(公告)日：2015-02-19
申请号：JP2013166757
申请日：2013-08-09
申请人：ルネサスエレクトロニクス株式会社 , Renesas Electronics Corp
发明人： YAMADA YUSUKE , SAKATA KENJI , NISHIYAMA TOMOHIRO , SHIMIZU YUJI , MOTOHASHI NORIKAZU , KIDA TAKESHI
IPC分类号： H01L21/60 , H01L23/12
CPC分类号： H01L2224/73204
摘要：【課題】FO−WLP技術を採用した半導体装置の製造において、製造歩留りの向上を図る。【解決手段】支持体の主面に形成された複数のCuピラーCPと、半導体チップの主面に形成された複数のチップ電極との接合を以下の工程により行う。支持体の主面上に封止樹脂膜を貼り付けた後、はんだSOLの溶融温度よりも低い第1温度で、CuピラーCP上のはんだSOLとチップ電極上のめっき膜PLFとを接触させる。続いてCuピラーCPとチップ電極PEとの間に第1荷重を加えて、第1温度ではんだSOLとめっき膜PLFとを面接触させた後、CuピラーCPとチップ電極との間に第1荷重よりも低い第2荷重を加え、支持体および半導体チップを保持する。続いてCuピラーCPとチップ電極との間に第2荷重を加えて、はんだSOLの溶融温度以上の第2温度ではんだSOLを溶融する。【選択図】図28
摘要翻译：要解决的问题：提高采用FO-WLP（扇出晶片级封装）技术的半导体器件的制造中的制造成品率。解决方案：在半导体器件制造方法中，形成在多个Cu柱支撑介质的主表面和形成在半导体芯片的主表面上的多个芯片电极按以下步骤进行：将包封树脂膜附着在载体介质的主表面上，随后将焊料SOL 铜柱CP和电镀膜PLF在低于焊料SOL的熔融温度的第一温度下在芯片电极上; 随后，在Cu柱和芯片电极PE之间施加第一负载以在焊料SOL和镀膜PLF之间形成表面，随后将第一负载施加到Cu柱CP和芯片之间的第二负载电极PE固定支撑介质和半导体芯片; 并且随后将第二负载施加到Cu柱CP和芯片电极PE之间，并且在焊料SOL的熔化温度下以第二温度熔化焊料SOL。

2. 发明专利

JP2014096506A Semiconductor device and method for manufacturing semiconductor device 审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：JP2014096506A
公开(公告)日：2014-05-22
申请号：JP2012247848
申请日：2012-11-09
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： MORI KENTARO , MOTOHASHI NORIKAZU , NISHIYAMA TOMOHIRO , KIDA TAKESHI , YAMAUCHI AYA
IPC分类号： H01L23/12 , H01L23/32 , H05K3/46
CPC分类号： H01L2224/16225 , H01L2924/15311
摘要： PROBLEM TO BE SOLVED: To allow for wiring body check before mounting a semiconductor chip.SOLUTION: A first terminal TER1 is located on a first surface SFC1 of a wiring body ITP, and connected to a solder bump BMP. A second terminal TER2 is located on a second surface SFC2 of the wiring body ITP, and connected to the first terminal TER1 via a first connection path CNC1. The first connection path CNC1 is provided in the wiring body ITP. A third terminal TER3 is located on the first surface SFC1 of the wiring body ITP, and electrically connected to the second terminal TER2. In the embodiment shown in Fig., the third terminal TER3 is connected to the second terminal TER2 via a second connection path CNC2. The second connection path CNC2 is provided in the wiring body ITP. The third terminal TER3 is not connected to the solder bump BMP. The third terminal TER3 is covered by an underfill resin UFR.
摘要翻译：要解决的问题：在安装半导体芯片之前允许布线体检查。解决方案：第一端子TER1位于布线体ITP的第一表面SFC1上，并连接到焊料凸块BMP。第二端子TER2位于布线体ITP的第二表面SFC2上，并经由第一连接路径CNC1与第一端子TER1连接。第一连接路径CNC1设置在配线体ITP中。第三端子TER3位于布线体ITP的第一面SFC1上，与第二端子TER2电连接。在图中所示的实施例中，第三终端TER3经由第二连接路径CNC2连接到第二终端TER2。第二连接路径CNC2设置在配线体ITP中。第三端子TER3未连接到焊料凸块BMP。第三终端TER3由底部填充树脂UFR覆盖。

3. 发明专利

JP2011192726A Electronic device, and method of manufacturing the same 审中-公开
标题翻译：电子设备及其制造方法
公开(公告)号：JP2011192726A
公开(公告)日：2011-09-29
申请号：JP2010056019
申请日：2010-03-12
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： MOTOHASHI NORIKAZU , SOEJIMA KOJI , KURITA YOICHIRO
IPC分类号： H05K3/46 , H01L23/12
CPC分类号： H01L23/3121 , H01L21/4857 , H01L21/561 , H01L21/568 , H01L21/6835 , H01L23/3128 , H01L23/49816 , H01L23/49822 , H01L23/49827 , H01L24/81 , H01L24/97 , H01L2221/68345 , H01L2224/0401 , H01L2224/04105 , H01L2224/16225 , H01L2224/16227 , H01L2224/221 , H01L2224/32225 , H01L2224/73204 , H01L2224/81005 , H01L2224/81815 , H01L2224/8184 , H01L2224/95001 , H01L2224/97 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/10329 , H01L2924/15174 , H01L2924/15311 , H01L2924/15331 , H01L2924/15787 , H01L2924/181 , H01L2924/3511 , H01L2224/81 , H01L2924/00012 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a method of manufacturing an electronic device which can reduce warpage of a support substrate even when a multilayer wiring board is formed by building up a resin wiring layer on the support substrate.
SOLUTION: The method includes: a process for forming a lower layer portion 10 including a conductive via 11 and a first insulating part 12 for covering the via 11 on the support substrate 100; a process for forming an intermediate layer portion 30 including a first wiring 31 electrically connecting to the via 11, and a second insulating part 32 for covering the first wiring 31 on the lower layer portion 10. A process for forming the lower layer portion 10 includes a process for forming the first insulating part 12 on a first circuit forming region 110 for forming a circuit and a first region 120 for surrounding the first circuit forming region; and a process for forming the via 11 on the first circuit forming region 110. A process for forming the intermediate layer portion 30 includes: a process for forming the first wiring 31 on the first circuit forming region 110; a process for forming a film of the second insulating part 32 to cover the lower layer portion 10; and a process for removing the second insulating part 32 on the first region 120 so that an outer circumferential part 10a of an upper surface of the lower layer portion 10 is exposed.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种即使在通过在支撑基板上建立树脂布线层形成多层布线板时也可以减少支撑基板翘曲的电子设备的制造方法。该方法包括：形成包括导电通孔11的下层部分10和用于覆盖支撑基板100上的通孔11的第一绝缘部分12的方法; 用于形成包括电连接到通孔11的第一布线31的中间层部分30的工艺和用于覆盖下层部分10上的第一布线31的第二绝缘部分32.形成下层部分10的方法包括在用于形成电路的第一电路形成区域110上形成第一绝缘部分12的工艺和用于围绕第一电路形成区域的第一区域120; 以及用于在第一电路形成区域110上形成通孔11的工艺。用于形成中间层部分30的工艺包括：在第一电路形成区域110上形成第一布线31的工艺; 用于形成第二绝缘部32的膜以覆盖下层部10的工序; 以及去除第一区域120上的第二绝缘部分32的过程，使得下层部分10的上表面的外周部分10a露出。版权所有（C）2011，JPO＆INPIT

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式