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41. 发明专利

JPS594049B2 JPS594049B2 - 失效
公开(公告)号：JPS594049B2
公开(公告)日：1984-01-27
申请号：JP14140979
申请日：1979-11-02
申请人： Intaanashonaru Bijinesu Mashiinzu Corp
发明人： GYUNSAA KEISU MAKOORU
IPC分类号： G06F7/00 , G06F7/57 , G06F9/305 , G06F9/308 , G06F15/78
CPC分类号： G06F9/30018 , G06F9/3816

43. 发明专利

JP2016505972A 仮想アドレス−物理アドレスページクロスバッファを用いた推測的なアドレッシング审中-公开
标题翻译：虚拟地址 - 使用物理地址页跨越缓冲区推测寻址
公开(公告)号：JP2016505972A
公开(公告)日：2016-02-25
申请号：JP2015549797
申请日：2013-12-20
申请人：クアルコム,インコーポレイテッド
发明人：スレッシュ・ケー・ヴェンクマハンティ , ジアジン・ツー , フィリップ・エム・ジョーンズ
IPC分类号： G06F12/10 , G06F9/32 , G06F9/38 , G06F12/08
CPC分类号： G06F12/1027 , G06F9/3816 , G06F12/10 , G06F12/1009 , G06F12/1054 , G06F2212/654 , G06F2212/655
摘要：方法は、プロセッサによって実行されるべき命令を受け取るステップを含む。方法はさらに、命令が、1つまたは複数のエントリを含むページクロスバッファにエントリを有しているか否かを判定するために、ページクロスバッファ内のルックアップを実行するステップを含む。エントリの各々は、物理アドレスを含む。方法はさらに、ページクロスバッファがページクロスバッファにエントリを有している場合、ページクロスバッファ内のエントリから特定の物理アドレスを取得するステップを含む。
摘要翻译：该方法包括：接收指令以由处理器执行。方法进一步指令，以确定它是否具有在包含一个或多个条目，包括在页缓冲器交叉执行查找的步骤的页面交叉缓冲器中的条目。每个条目包括物理地址。该方法还包括：如果页交叉缓冲液具有在页面交叉缓冲器中的条目，包括：从在所述页缓冲器交叉的条目获得的特定物理地址的步骤。

44. 发明专利

JP2015524591A 実行可能コード・データのロック・フリー・ストリーミング有权
标题翻译：可执行代码的数据的无锁流
公开(公告)号：JP2015524591A
公开(公告)日：2015-08-24
申请号：JP2015524457
申请日：2013-07-26
申请人：マイクロソフトコーポレーション , マイクロソフトコーポレーション
发明人：レイアソン，クリストファー
IPC分类号： G06F11/28
CPC分类号： G06F9/3016 , G06F9/30145 , G06F9/30149 , G06F9/30181 , G06F9/3802 , G06F9/3816 , G06F9/382
摘要：逆アセンブラは、命令を受信し、命令を複数の別々のオプコードに逆アセンブルする。逆アセンブラは、各オプコード間の境界を識別するテーブルを作成する。各オプコードは、メモリの標準ブロックをアトミックに書き込むことにより、オプコードごとの形式でメモリに書き込まれる。メモリの完全なブロックを作成するために、必要に応じて、デバッグ・ブレークポイント・オプコードがオプコードに付加される。メモリのブロックは、例えば、32ビット長又は64ビット長であり得る。長いオプコードは、2以上のメモリ・ブロックにまたがる場合がある。メモリの完全なブロックを作成するために、デバッグ・ブレークポイント・オプコードが、長いオプコードの第2の部分に付加され得る。ストリーム・フォールト・インタセプタは、リクエストされたデータ・ページが利用可能でない場合、及びデータ・ページを検索する場合を識別する。
摘要翻译：反汇编器接收指令，拆卸指令以多个单独的操作码。反汇编创建标识每个操作码之间的边界的表格。每个操作码，通过写入的存储器中的标准块原子写入在每个操作码的形式的存储器。要创建的内存完整的块，如果有必要，调试断点操作码被添加到操作码。的存储块可以是，例如，32位长或64位长。长码可以跨越2个或更多的内存块。要创建的存储一个完整的块，所述调试操作码断点可以被添加到所述长码的所述第二部分。搜索时，如果请求的数据页面不可用，和数据页流故障拦截标识。

46. 发明专利

JP2014194825A Method and apparatus for performing shift and exclusive-or operation in single instruction 有权
标题翻译：在单一指令中执行移位和排除或操作的方法和装置
公开(公告)号：JP2014194825A
公开(公告)日：2014-10-09
申请号：JP2014126121
申请日：2014-06-19
申请人： Intel Corp , インテル・コーポレーション
发明人： GOPAL VINODH , JAMES D GUILFORD , OZTURK ERDINC , WAJDI FEGHALI , WOLRICH GILBERT M , DIXON MARTIN G
IPC分类号： G06F9/305 , G06F9/30 , G06F9/38
CPC分类号： G06F9/30145 , G06F9/3001 , G06F9/30029 , G06F9/30032 , G06F9/30036 , G06F9/30167 , G06F9/3816 , G06F9/3893
摘要： PROBLEM TO BE SOLVED: To provide a method of implementing a shift and XOR operation as an algorithm that makes use of SIMD related hardware.SOLUTION: An execution unit 108 includes logic to perform integer and floating point operations, and resides in a processor 102. The execution unit 108 includes logic to handle a packed instruction set 109. The execution unit 108 executes a first instruction and, in response to the first instruction, performs a shift and XOR on at least one value.
摘要翻译：要解决的问题：提供一种实现移位和XOR运算作为利用SIMD相关硬件的算法的方法。解决方案：执行单元108包括执行整数和浮点运算的逻辑，并且驻留在处理器102中。执行单元108包括处理打包指令集109的逻辑。执行单元108执行第一指令，并且响应于第一指令对至少一个值执行移位和异或。

48. 发明专利

JP4613168B2 Instruction alignment method and apparatus 有权
公开(公告)号：JP4613168B2
公开(公告)日：2011-01-12
申请号：JP2006533397
申请日：2004-05-20
申请人：アナログ・デバイシズ・インコーポレーテッド
发明人：カナン，スリカンス , シング，ラヴィ，プラタープ , ドゥレイスワミー，ディーパ , トラン，サング，エム．
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/30152 , G06F9/3816 , G06F9/382

49. 发明专利

JP2008541314A Processing of a cache miss in the instruction across the cache line boundary 有权
公开(公告)号：JP2008541314A
公开(公告)日：2008-11-20
申请号：JP2008512600
申请日：2006-05-18
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：サートリウス、トマス・アンドリュー , ステムペル、ブライアン・マイケル , スミス、ロドニー・ウェイン , ブリッジス、ジェフリー・トッド
IPC分类号： G06F12/08 , G06F9/38
CPC分类号： G06F9/30149 , G06F9/30047 , G06F9/30181 , G06F9/3802 , G06F9/3814 , G06F9/3816 , G06F9/3875 , G06F12/0875 , G06F12/0886 , G06F2212/655
摘要：プロセッサーのフェッチセクションは命令を取得するための命令キャッシュといくつかのステージのパイプラインを備える。命令は、キャッシュライン境界を横切ってもよい。パイプラインステージは２つのアドレスを処理し完全な境界を横切る命令を回復する。そのような処理の期間に、命令の第２の部分がキャッシュに存在しないなら、第１のラインに関するフェッチは無効とされ再循環される。この第１のパスに対して、そのデータのいずれかをプロセッサーの後段のステージに渡すことなく、命令の第２の部分のためのアドレスの処理は、より高いレベルのメモリからキャッシュに命令データをロードするためのプリフェッチ要求として取扱われる。第１のラインアドレスが再びフェッチステージを通過すると、第２のラインアドレスが通常の順番で続き、命令の両方の部分は、キャッシュからフェッチすることができ、通常の方法で結合することができる。

50. 发明专利

JP3977015B2 Register renaming that by swapping of rename tags carry out the transfer 有权
公开(公告)号：JP3977015B2
公开(公告)日：2007-09-19
申请号：JP2000560501
申请日：1999-01-18
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
发明人：ウィット，デイビッド・ビィ
IPC分类号： G06F9/38 , G06F9/30 , G06F9/315 , G06F9/32
CPC分类号： G06F9/3842 , G06F9/30032 , G06F9/30054 , G06F9/30069 , G06F9/30152 , G06F9/322 , G06F9/324 , G06F9/3806 , G06F9/3816 , G06F9/382 , G06F9/383 , G06F9/384
摘要： An apparatus for accelerating move operations includes a lookahead unit which detects move instructions prior to the execution of the move instructions (e.g. upon selection of the move operations for dispatch within a processor). Upon detecting a move instruction, the lookahead unit signals a register rename unit, which reassigns the rename register associated with the source register to the destination register. In one particular embodiment, the lookahead unit attempts to accelerate moves from a base pointer register to a stack pointer register (and vice versa). An embodiment of the lookahead unit generates lookahead values for the stack pointer register by maintaining cumulative effects of the increments and decrements of previously dispatched instructions. The cumulative effects of the increments and decrements prior to a particular instruction may be added to a previously generated value of the stack pointer register to generate a lookahead value for that particular instruction. For such an embodiment, reassigning the rename register as described above may thereby provide a valid value for the stack pointer register, and hence may allow for the generation of lookahead stack pointer values for instructions subsequent to the move instruction to proceed prior to execution of the move instruction. The present embodiment of the register rename unit may also assign the destination rename register selected for the move instruction to the source register of the move instruction (i.e. the rename tags for the source and destination are "swapped").

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