专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

31. 发明专利

JPWO2009060567A1 データ転送制御装置、データ転送装置、データ転送制御方法及び再構成回路を用いた半導体集積回路有权
公开(公告)号：JPWO2009060567A1
公开(公告)日：2011-03-17
申请号：JP2009539939
申请日：2008-10-24
申请人：パナソニック株式会社
发明人：公一石野 , 公一石野 , 高志森本 , 高志森本 , 浅井　幸治 , 幸治浅井
IPC分类号： G06F12/00 , G06F7/00 , G06F13/38
CPC分类号： G11C7/10 , G06F13/1694
摘要：低コストでメモリバンド幅の確保を行うことができる半導体集積回路を提供する。メモリバンド幅監視部1210がメモリバンド幅を算出し、メモリの使用状況を監視し、その使用状況に応じて、再構成部1110を、バスマスタ部としての論理部と各バスマスタがメモリにアクセスする際の一時バッファとをスケーラブルに構成するための情報を再構成制御部1120に出力する。再構成制御部1120が、その情報に従い再構成部1110を制御する。論理部に構成されるバスマスタ部は、データ記憶部1002への高いアクセス優先度が割り当てられたバスマスタ部によるデータ記憶部へのアクセス要求が実行されていない場合であって、メモリバンド幅に空きがある場合に、その空き分のみを使用するバスマスタ部である。

32. 发明专利

JP4632107B2 有权
公开(公告)号：JP4632107B2
公开(公告)日：2011-02-23
申请号：JP2000196024
申请日：2000-06-29
IPC分类号： G11C11/409 , G11C11/4096 , G11C5/02 , G11C5/06 , G11C7/10 , G11C8/02 , G11C8/12 , G11C8/14 , G11C11/401 , G11C11/407 , G11C11/4093 , H01L21/8242 , H01L27/108
CPC分类号： G11C7/10 , G11C5/025 , G11C5/063 , G11C8/12 , G11C8/14 , G11C11/4093

33. 发明专利

JP2010277620A Semiconductor storage device, and information processing system provided with the same, and controller 有权
标题翻译：半导体存储器件及其相关信息处理系统和控制器
公开(公告)号：JP2010277620A
公开(公告)日：2010-12-09
申请号：JP2009126827
申请日：2009-05-26
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： TAKAHASHI YASUSHI , ISHIKAWA TORU
IPC分类号： G11C11/401
CPC分类号： G11C11/4096 , G11C7/10 , G11C7/22 , G11C11/4076 , G11C11/4093
摘要： PROBLEM TO BE SOLVED: To prevent the deterioration of an effective data transfer rate often occurring especially in multi-bit goods. SOLUTION: A semiconductor storage device includes: data input/output terminals LDQ and UDQ assigned respectively to memory circuit sections 110A and 110B; and an address terminal 131 assigned in common to the memory circuit sections 110A and 110B. When a chip selection signal CS1B is activated, the memory circuit section 110A performs a read or write operation via the data input/output terminal LDQ based on an address signal ADD regardless of the operation of the memory circuit section 110B. When a chip selection signal CS2B is activated, the memory circuit section 110B performs the read or write operation via the data input/output terminal UDQ based on the address signal ADD regardless of the operation of the memory circuit section 110A. This prevents wasteful data transfer, improving the effective data transfer rate. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：为了防止特别是在多位商品中经常发生的有效数据传输速率的恶化。解决方案：半导体存储装置包括：分别分配给存储器电路部分110A和110B的数据输入/输出端子LDQ和UDQ; 以及公共地分配给存储电路部分110A和110B的地址端子131。当芯片选择信号CS1B被激活时，无论存储器电路部分110B的操作如何，存储器电路部分110A都经由数据输入/输出端子LDQ基于地址信号ADD执行读或写操作。当芯片选择信号CS2B被激活时，无论存储器电路部分110A的操作如何，存储器电路部分110B都经由数据输入/输出端子UDQ基于地址信号ADD执行读或写操作。这样可以避免浪费数据传输，提高有效的数据传输速率。版权所有（C）2011，JPO＆INPIT

34. 发明专利

JP2010537360A Threshold is threshold voltage digitizing device for programmable transistor array 有权
公开(公告)号：JP2010537360A
公开(公告)日：2010-12-02
申请号：JP2010521997
申请日：2008-08-20
申请人：マーベルワールドトレードリミテッド
发明人：スタルジャ、パンタス
IPC分类号： G11C16/02 , G11C16/06 , G11C29/12
CPC分类号： G11C11/5628 , G11C7/10 , G11C7/1006 , G11C7/16 , G11C8/08 , G11C11/56 , G11C16/04 , G11C16/06 , G11C16/26 , G11C16/32 , G11C29/02 , G11C29/026 , G11C29/028 , G11C2029/5002 , G11C2211/5634 , G11C2211/5644
摘要： A calibration module generates a plurality of calibration codes respectively for a first plurality of transistors located along (i) a plurality of bit lines and (ii) a first word line of a memory array. Each of the calibration codes is based on a distance of a corresponding one of the plurality of bit lines from an input of the first word line. A voltage generator outputs a first voltage generated based on a first plurality of codewords to an input of a second word line. A control module determines values of threshold voltages of a second plurality of transistors located along (i) the plurality of bit lines and (ii) the second word line based on (a) the first plurality of codewords and (b) currents sensed through the second plurality of transistors, and adjusts the values of the threshold voltages based on the calibration codes.

35. 发明专利

JP4561782B2 Semiconductor memory device, a method of operating a semiconductor memory device 有权
公开(公告)号：JP4561782B2
公开(公告)日：2010-10-13
申请号：JP2007164195
申请日：2007-06-21
申请人：ソニー株式会社
发明人：浩太郎柏
IPC分类号： G11C11/401 , G11C7/00 , G11C11/407
CPC分类号： G11C11/4076 , G11C5/04 , G11C7/10 , G11C7/1045

36. 发明专利

JP4458584B2 Semiconductor memory device 有权
公开(公告)号：JP4458584B2
公开(公告)日：2010-04-28
申请号：JP25336499
申请日：1999-09-07
申请人：株式会社ルネサステクノロジ
发明人：彰山崎 , 直也渡邊
IPC分类号： G11C11/401 , G11C7/10 , G11C7/18 , G11C11/409 , G11C11/4096 , G11C11/4097 , H01L21/8242 , H01L27/10 , H01L27/108
CPC分类号： G11C11/4097 , G11C7/10 , G11C7/1048 , G11C7/18 , G11C2207/104

37. 发明专利

JP4435169B2 Multiple data rate bus using the return clock 有权
公开(公告)号：JP4435169B2
公开(公告)日：2010-03-17
申请号：JP2006537107
申请日：2004-10-13
申请人：インフィネオンテクノロジーズアクチエンゲゼルシャフト
发明人：ハン，ジョンヘ
IPC分类号： G11C11/4076 , G11C7/10 , G11C11/407
CPC分类号： G11C7/1051 , G11C7/10 , G11C7/1078

38. 发明专利

JP2010501916A Scalable memory system 有权
公开(公告)号：JP2010501916A
公开(公告)日：2010-01-21
申请号：JP2009524855
申请日：2007-08-22
申请人：モサイド・テクノロジーズ・インコーポレーテッド
发明人：ジン−キ・キム , スティーブン・プルジビルスキー , ハク・ジュン・オー , ホン・ボム・ピョン
IPC分类号： G06F13/16 , G06F12/00 , G06F12/04 , G06F12/06
CPC分类号： G11C7/1042 , G11C7/10 , G11C7/1072 , G11C7/1078 , G11C7/20 , G11C8/04 , G11C16/0483
摘要： A memory system architecture has serially connected memory devices. The memory system is scalable to include any number of memory devices without any performance degradation or complex redesign. Each memory device has a serial input/output interface for communicating between other memory devices and a memory controller. The memory controller issues commands in at least one bitstream, where the bitstream follows a modular command protocol. The command includes an operation code with optional address information and a device address, so that only the addressed memory device acts upon the command. Separate data output strobe and command input strobe signals are provided in parallel with each output data stream and input command data stream, respectively, for identifying the type of data and the length of the data. The modular command protocol is used for executing concurrent operations in each memory device to further improve performance.

39. 发明专利

JP4382842B2 Memory control circuit, delay time control device, delay time control method, and a delay time control program 有权
公开(公告)号：JP4382842B2
公开(公告)日：2009-12-16
申请号：JP2007241610
申请日：2007-09-18
申请人：富士通株式会社
发明人：宣幸 ▲徳▼廣
IPC分类号： G06F12/00
CPC分类号： G11C7/1078 , G06F13/1689 , G11C7/10 , G11C7/1093

40. 发明专利

JP4345705B2 Memory module 有权
公开(公告)号：JP4345705B2
公开(公告)日：2009-10-14
申请号：JP2005121210
申请日：2005-04-19
申请人：エルピーダメモリ株式会社
发明人：博明池田 , 正和石野
IPC分类号： G06F12/06 , G06F12/00 , H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： G11C7/10 , G11C5/02 , G11C5/063 , H01L25/18 , H01L2224/0401 , H01L2224/0557 , H01L2224/13025 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06565 , H01L2924/0002 , H01L2924/01055 , H01L2924/15192 , H01L2924/15311 , H01L2224/05552
摘要： A memory module of the present invention is provided with a memory core chip that is placed between an interface chip and an interposer chip and has a relay wire for electrically connecting these chips, an interposer chip that transmits type-information, that is information showing the type of the memory core chip, to the interface chip through the relay wire, and the interface chip that controls the memory core chip in accordance with the type-information received from the interposer chip.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式