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111. 发明专利

JP6375317B2 高速周波数分周の方法审中-公开
公开(公告)号：JP6375317B2
公开(公告)日：2018-08-15
申请号：JP2016012285
申请日：2016-01-26
申请人：日本テキサス・インスツルメンツ株式会社 , テキサスインスツルメンツインコーポレイテッド
发明人：カーティックサブライ , ダーニャケイ
IPC分类号： H03L7/08 , H03K23/00 , H03K27/00 , H03K23/64
CPC分类号： H03L7/18 , H03K23/667 , H03L2207/50

112. 发明专利

JP6286486B2 多帯域発振器を有する位相同期ループおよびそのキャリブレーション方法有权
公开(公告)号：JP6286486B2
公开(公告)日：2018-02-28
申请号：JP2016134968
申请日：2016-07-07
申请人：アナログ・デヴァイシズ・グローバル
发明人：パブロクルスダト , デクランエム. ダルトン , パトリックジー. クラウリー
IPC分类号： G01S13/34 , H03L7/10 , H03L7/099
CPC分类号： H03L7/091 , H03L2207/06 , H03L2207/50

113. 发明专利

JP2017199948A 回路装置、発振器、電子機器及び移動体审中-公开
公开(公告)号：JP2017199948A
公开(公告)日：2017-11-02
申请号：JP2016086658
申请日：2016-04-25
申请人：セイコーエプソン株式会社
发明人：中島克仁
IPC分类号： H03L7/085
CPC分类号： H03L7/095 , H03L1/022 , H03L7/085 , H03L7/093 , H03L7/099 , H03L7/181 , H03L2207/50
摘要：【課題】PLL回路のロック状態における位相誤差を抑制すると共に回路装置を小規模化することが可能な回路装置、発振器、電子機器及び移動体を提供する。【解決手段】回路装置500は、発振信号OSCKに基づく入力信号と基準信号RFCKとの位相比較を行う位相比較部40と、位相比較の結果に基づく周波数制御データに対して信号処理を行う処理部50と、処理部50からの信号処理後の周波数制御データDFCQにより設定される発振周波数の発振信号OSCKを生成する発振信号生成回路140と、を含む。そして位相比較部40は、入力信号でカウント動作を行うカウンター42を含み、基準信号RFCKのn周期(nは2以上に設定可能な整数である)におけるカウンター42のカウント値とカウント値の期待値n×周波数設定データFCWとを整数で比較する位相比較を行う。【選択図】図1

114. 发明专利

JP2017022707A 多帯域発振器を有する位相同期ループおよびそのキャリブレーション方法有权
标题翻译：锁相环和它们的多频带振荡器的校准方法
公开(公告)号：JP2017022707A
公开(公告)日：2017-01-26
申请号：JP2016134968
申请日：2016-07-07
申请人：アナログデバイシスグローバル
发明人：パブロクルスダト , デクランディー. ダルトン , パトリックジー. クラウリー
IPC分类号： G01S13/34 , H03L7/10 , H03L7/099
CPC分类号： H03L7/0994 , H03L7/0818 , H03L7/0992 , H03L2207/06 , H03L2207/50
摘要：【課題】位相同期ループ(PLL)およびPLLの周波数キャリブレーション方法を提供する。【解決手段】位相同期ループ(PLL)は、多帯域発振器2と、その発振器の制御入力を記憶するように構成されたメモリ3とを備える。PLLは、発振器の第1の帯域の第1の制御入力閾値に応答して発振器によって生成される周波数に対応するPLLの周波数制御ワード(FCW)を取得し、該第1の帯域に隣接する発振器の第2の帯域の該FCWに対応する周波数を生成し、発振器に該FCWに対応する該周波数を生成させる第2の制御入力を識別して、該第2の制御入力をメモリに記憶するようにPLLが構成される、キャリブレーションモードにおいて動作可能である。【選択図】図2
摘要翻译：提供一种锁相环（PLL）和PLL的频率校正方法。锁相回路（PLL）包括一个多频带振荡器2，存储器3，其被配置为存储所述振荡器的控制输入端。振荡器PLL是获得第一PLL的第一控制的对应于响应于所述振荡器（FCW）的频带的输入阈值的频率控制字，邻近所述第一的带由振荡器产生的频率第二产生对应于所述振荡器的频带的FCW的频率，以确定第二控制输入，以生成对应于所述FCW频率，向所述第二的控制输入存储到存储器 PLL被配置，其可操作以校准模式。 .The

115. 发明专利

JP5847527B2 ディジタル制御発振装置および高周波信号処理装置有权
公开(公告)号：JP5847527B2
公开(公告)日：2016-01-27
申请号：JP2011225598
申请日：2011-10-13
申请人：ルネサスエレクトロニクス株式会社
发明人：中村宝弘
IPC分类号： H03L7/099 , H03B5/12 , H03K3/02 , H03L7/197 , H03B5/08
CPC分类号： H03B5/1265 , H03B5/1212 , H03B5/1228 , H03L7/02 , H03L7/093 , H03L7/099 , H03L7/0991 , H03L7/1075 , H03L7/185 , H03L2207/05 , H03L2207/12 , H03L2207/50 , H04B1/16

116. 发明专利

JP2015154087A クロック生成回路、および、電子装置审中-公开
标题翻译：时钟生成电路和电子设备
公开(公告)号：JP2015154087A
公开(公告)日：2015-08-24
申请号：JP2014023331
申请日：2014-02-10
申请人：ソニー株式会社
发明人：関谷彰人 , 中本英一
IPC分类号： H03L7/081 , H03K5/26
CPC分类号： H03L7/08 , H03K5/1252 , H03L7/0812 , H03L2207/50
摘要：【課題】クロック信号のジッタを抑制する。【解決手段】遅延クロック生成部は、参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する。低速クロック生成部は、位相を制御する制御信号に従って参照クロック信号より周波数の低い低速クロック信号を生成する。制御信号処理部は、制御信号の値を前記所定数の離散値に量子化する量子化処理と量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを制御信号に対して行う。選択部は、量子化処理および変調処理が行われた制御信号に従って前記所定数の遅延クロック信号のいずれかを選択する。出力部は、選択された遅延クロック信号に同期して前記低速クロック信号を出力する。【選択図】図3
摘要翻译：要解决的问题：抑制时钟信号的抖动。解决方案：延迟时钟产生单元产生具有彼此不同的参考时钟信号的延迟时间的预定数量的延迟时钟信号。低速时钟生成单元根据用于控制相位的控制信号，生成频率低于基准时钟信号的低速时钟信号。对于控制信号，控制信号处理单元进行用于将控制信号的值量化到预定数量的离散值的量化，以及用于将量化中的量化误差分散到高于预定频率的高频带的调制。选择单元根据经过量化和调制的控制信号选择预定数量的延迟时钟信号中的任一个。输出单元与所选择的延迟时钟信号同步地输出低速时钟信号。

117. 发明专利

JP5632712B2 クロック発振回路及び半導体装置有权
标题翻译：时钟振荡电路和半导体装置
公开(公告)号：JP5632712B2
公开(公告)日：2014-11-26
申请号：JP2010248241
申请日：2010-11-05
申请人：ルネサスエレクトロニクス株式会社
发明人：勇林 , 勇林
IPC分类号： H03L7/091 , H03K3/0231 , H03K3/354 , H03K5/13 , H03K5/131 , H03L7/08
CPC分类号： H03L7/0996 , H03L2207/50

118. 发明专利

JP2014212447A 周波数同期ループ回路及び半導体集積回路有权
标题翻译：频率锁定环路和半导体集成电路
公开(公告)号：JP2014212447A
公开(公告)日：2014-11-13
申请号：JP2013087802
申请日：2013-04-18
申请人：ルネサスエレクトロニクス株式会社 , Renesas Electronics Corp
发明人： NAKAMURA HOMARE , YAYAMA KOSUKE , IIJIMA MASAAKI
IPC分类号： H03L7/06 , H03K3/0231 , H03L7/099
CPC分类号： H03L7/0991 , H03L1/022 , H03L7/00 , H03L7/02 , H03L7/06 , H03L7/099 , H03L7/16 , H03L7/22 , H03L2207/06 , H03L2207/50
摘要：【課題】ディターミニスティックジッタを低減した周波数同期ループ回路及びこれを搭載した半導体集積回路を提供する。【解決手段】FLL回路112は、クロックを生成するディジタル制御発振器140と、クロックの発振周波数を制御する周波数制御コードを生成するFLLコントローラ120とを有する。FLLコントローラ120は、ディジタル制御発振器140により生成されるクロックの周波数と逓倍された参照クロックの周波数とを第1及び第2閾値を使用して比較する周波数比較部121と、その比較結果に基づき、ディジタル制御発振器140により生成されるクロックの周波数が逓倍された参照クロックの周波数となるよう周波数制御コードを生成するディレイコードコントローラ123とを有する。ディジタル制御発振器140は、周波数制御コードにより生成クロックの周波数を調整する。【選択図】図3
摘要翻译：要解决的问题：提供一种锁定环路电路和安装在其上的半导体集成电路，减少确定性抖动。解决方案：FLL电路112包括用于产生时钟的数字控制振荡器140和用于产生时钟的FLL控制器120 用于控制时钟的振荡频率的频率控制码。 FLL控制器120具有频率比较部分121，用于通过使用第一和第二阈值将由数字控制的振荡器140产生的时钟的频率与相乘的参考时钟的频率进行比较;以及延迟代码控制器123，用于产生频率控制代码，使得由数字控制振荡器140产生的时钟的频率基于比较结果与倍增的参考时钟的频率相匹配。数字控制振荡器140根据频率控制码来调整所生成的时钟的频率。

119. 发明专利

JP5624585B2 ＰＬＬ回路及び通信装置有权
标题翻译： PLL电路和通信装置
公开(公告)号：JP5624585B2
公开(公告)日：2014-11-12
申请号：JP2012135752
申请日：2012-06-15
申请人：株式会社東芝
发明人：明秀崔 , 明秀崔
IPC分类号： H03L7/099
CPC分类号： H03L7/0991 , H03B2201/038 , H03B2202/042 , H03L1/00 , H03L7/085 , H03L7/099 , H03L2207/06 , H03L2207/50

120. 发明专利

JP2014116646A Semiconductor device, radio communication terminal, and semiconductor device control method 有权
标题翻译：半导体器件，无线电通信终端和半导体器件控制方法
公开(公告)号：JP2014116646A
公开(公告)日：2014-06-26
申请号：JP2012266839
申请日：2012-12-06
申请人： Renesas Mobile Corp , ルネサスモバイル株式会社
发明人： ENDO RYO
IPC分类号： H03L7/093 , H03L7/081 , H03L7/085 , H04B1/10 , H04B1/40
CPC分类号： H04L7/033 , H03L7/085 , H03L7/093 , H03L7/099 , H03L7/193 , H03L2207/50 , H04B1/1036 , H04B1/40
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device that comprises a PLL circuit able to suppress spurious noise generated on a particular channel.SOLUTION: According to an embodiment, a digital PLL circuit 1 comprises: a digital phase difference detector DPFD for detecting a phase difference between a reference oscillation signal Fref and a frequency-divided oscillation signal; a digital low-pass filter DLPF for outputting a digital code depending on a detection result of the digital phase difference detector DPFD; a digital control oscillator DCO for outputting an oscillation signal Fosc1 with a frequency corresponding to the digital code; a frequency dividing unit DIV1, MMD for frequency dividing and outputting the oscillation signal Fosc1 as a frequency-divided oscillation signal Fdiv; a noise strength detection unit FT1 for detecting the noise strength SL of a prescribed frequency component included in the digital code; and a phase difference adjusting unit CTL1 for adjusting the phase difference between the reference oscillation signal Fref and the frequency-divided oscillation signal Fdiv on the basis of a detection result of the noise strength detection unit FT1.
摘要翻译：要解决的问题：提供一种包括能够抑制在特定信道上产生的杂散噪声的PLL电路的半导体器件。解决方案：根据实施例，数字PLL电路1包括：数字相位差检测器DPFD，用于检测相位参考振荡信号Fref与分频振荡信号之间的差; 数字低通滤波器DLPF，用于根据数字相位差检测器DPFD的检测结果输出数字码; 数字控制振荡器DCO，用于输出具有对应于数字码的频率的振荡信号Fosc1; 分频单元DIV1，用于分频并输出振荡信号Fosc1作为分频振荡信号Fdiv的MMD; 噪声强度检测单元FT1，用于检测包括在数字码中的规定频率分量的噪声强度SL; 以及基于噪声强度检测单元FT1的检测结果来调整基准振荡信号Fref和分频振荡信号Fdiv之间的相位差的相位差调整单元CTL1。

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