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91. 发明专利

JP3992449B2 Semiconductor memory device 有权
公开(公告)号：JP3992449B2
公开(公告)日：2007-10-17
申请号：JP2001096380
申请日：2001-03-29
申请人：富士通株式会社
发明人：好治加藤 , 悟川本
IPC分类号： G11C11/404 , G11C7/14 , G11C7/22 , G11C11/22 , G11C11/34 , G11C11/401 , G11C11/406 , G11C11/407 , G11C11/4072 , G11C11/4074 , G11C11/4076 , G11C11/4099 , H01L21/8242 , H01L27/108
CPC分类号： G11C7/227 , G11C7/14 , G11C7/22 , G11C11/4074 , G11C11/4076 , G11C11/4099

92. 发明专利

JP2007250020A Semiconductor memory device 有权
标题翻译：半导体存储器件
公开(公告)号：JP2007250020A
公开(公告)日：2007-09-27
申请号：JP2006067989
申请日：2006-03-13
申请人： Toshiba Corp , 株式会社東芝
发明人： HIRABAYASHI OSAMU
IPC分类号： G11C11/419 , G11C11/413
CPC分类号： G11C11/419 , G11C7/08 , G11C7/14 , G11C7/227 , H01L27/1104
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory device in which timing of a signal activating a sense amplifier is optimized and high speed operation can be performed with wide range power source potentials. SOLUTION: The semiconductor memory device is provided with: a memory cell array 11 in which a plurality of static type memory cells constituted of MIS transistors are arranged; a sense amplifier circuit 15 amplifying data transferred to a bit line; a first dummy cell group DCN including a plurality of dummy cells which is constituted of MIS transistors and in which data is fixed; a dummy word line selecting the first dummy cell group DCN; a dummy bit line to which data of the first dummy cell group is transferred; a signal generating circuit 18 generating an activating signal activating the sense amplifier circuit 15; and a potential generating circuit 19 generating a source potential supplied to the first dummy cell group DCN; wherein the source potential is different from a power source potential. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种半导体存储器件，其中激活读出放大器的信号的定时被优化，并且可以以宽范围的电源电位执行高速操作。解决方案：半导体存储器件设置有：存储单元阵列11，其中布置有由MIS晶体管构成的多个静态型存储单元; 读出放大器电路15，放大传送到位线的数据; 第一虚拟单元组DCN，包括由MIS晶体管构成的数据固定的多个虚设单元; 选择第一虚拟单元组DCN的虚拟字线; 传送第一虚拟单元组的数据的虚拟位线; 信号发生电路18产生激活读出放大器电路15的激活信号; 以及产生提供给第一虚拟单元组DCN的源极电位的电位发生电路19; 其中源电位不同于电源电位。版权所有（C）2007，JPO＆INPIT

93. 发明专利

JP2005506645A Adjustable memory self-timing circuit 审中-公开
公开(公告)号：JP2005506645A
公开(公告)日：2005-03-03
申请号：JP2003535199
申请日：2002-10-09
申请人：アナログ・デバイスズ・インク
发明人：エビー、マイケル・ディ , デ・マリス、ジェームズ・エドウィン
IPC分类号： G11C11/419 , G11C7/06 , G11C7/08 , G11C7/14
CPC分类号： G11C7/08 , G11C7/06 , G11C7/14 , G11C7/227
摘要：スタティックランダムアクセスメモリ（ＲＡＭ）は読取イネーブル回路を有する。ユーザが決定できる数のタイミングセルは語線イネーブル入力に応答してタイミングビットライン出力を生じる。読取タイミング制御回路はそのタイミングビットライン出力によってトリガされる。読取タイミング制御回路は、検知アンプが該検知アンプと通信するメモリセルの論理状態を読むことを可能にするための読取イネーブル信号を作り出す。ユーザは、動作を最適化するためにタイミングセルの数を変えることができる。
【選択図】図２Ａ

94. 发明专利

JP2004022070A Semiconductor storage device 审中-公开
公开(公告)号：JP2004022070A
公开(公告)日：2004-01-22
申请号：JP2002175852
申请日：2002-06-17
申请人： Renesas Technology Corp , 株式会社ルネサステクノロジ
发明人： NAKASE YASUNOBU , ARAI KOJI
IPC分类号： G11C11/419 , G11C7/08 , G11C7/22 , G11C11/413
CPC分类号： G11C7/227 , G11C7/22 , G11C29/023 , G11C29/026 , G11C29/028 , G11C29/24 , G11C2207/2281
摘要： PROBLEM TO BE SOLVED: To make timing for activating a sense amplifier early.
SOLUTION: Dummy cells (D0-Dm) are divided into a plurality of divided dummy columns (DDSET0-DDSETh), and division dummy bit lines (DDT0, DDB0-DDTh, and DDBh) are disposed for respective divided dummy columns. Dummy sense amplifiers (DSAs) are provided to the division dummy bit lines, and a sense control line (SDRL) for transmitting a sense enable signal for activating the sense amplifier is driven by the dummy sense amplifiers.
COPYRIGHT: (C)2004,JPO

95. 发明专利

JP2003323792A Semiconductor storage device 有权
标题翻译：半导体存储设备
公开(公告)号：JP2003323792A
公开(公告)日：2003-11-14
申请号：JP2002128538
申请日：2002-04-30
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： ARAI KOJI , NAKASE YASUNOBU
IPC分类号： G11C11/419 , G11C7/22 , G11C11/41 , H01L21/8244 , H01L27/11
CPC分类号： G11C7/227 , G11C7/22 , G11C29/023 , G11C29/026 , G11C29/028 , G11C29/24 , G11C2207/2281 , G11C2207/229
摘要： PROBLEM TO BE SOLVED: To optimize the internal data readout timing by varying the electric potential of a dummy bit line at a high speed, independently of the structure of a memory cell array, in a semiconductor storage device.
SOLUTION: Dummy cells (DC) aligned in a row direction with regular memory cells (MC) and having the same layout as the regular memory cells are arranged in rows and columns. A dummy bit line is disposed for each of the dummy memory cell columns (50a-50d), and a plurality of the dummy cells are simultaneously selected, when one word line is selected, so as to be connected to the corresponding dummy bit lines (DBLa-DBLd). The electric potential of these dummy bit lines is detected by a voltage detection circuit (52), and the timing for activating the sense amplifier (30) or the like is determined.
COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：通过在半导体存储装置中独立于存储单元阵列的结构改变虚拟位线的高电位的电位来优化内部数据读出定时。解决方案：以规则存储器单元（MC）在行方向上排列并具有与常规存储器单元相同布局的虚拟单元（DC）以行和列布置。为每个虚拟存储单元列（50a-50d）设置虚拟位线，并且当选择一个字线时，同时选择多个虚设单元，以便连接到相应的虚拟位线（ DBLa-DBLd）。这些虚拟位线的电位由电压检测电路（52）检测，并且确定用于激活读出放大器（30）的定时等。版权所有（C）2004，JPO

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