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1. 发明专利

JP2008005114A Receiver, and transmission and reception system 审中-公开
标题翻译：接收器，传输和接收系统
公开(公告)号：JP2008005114A
公开(公告)日：2008-01-10
申请号：JP2006171360
申请日：2006-06-21
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： NAKADA AKIRA
IPC分类号： H04M1/73 , H04M1/00
CPC分类号： H04L25/026
摘要： PROBLEM TO BE SOLVED: To provide a receiver with a voltage converting circuit, wherein miniaturization and small power consumption are attained. SOLUTION: The receiver is connected to a transmitter having a first mode wherein a signal including a first voltage and a reference voltage is output to a signal line and a second mode wherein the signal line is held at the reference voltage. The receiver includes a voltage converting circuit, a voltage converting circuit, a receiving circuit, and a voltage control circuit. The voltage converting circuit converts a source voltage into a first voltage and outputs it. The receiving circuit consumes substantially no electric power when the signal line is held at the reference voltage or when the signal line is held at an input driving voltage. The voltage control circuit inputs a first voltage output from a source voltage converting circuit as the driving voltage to the receiving circuit when the transmitter is in the first mode. When the transmitter is in the second mode, on the other hand, the voltage control circuit inputs the source voltage as the driving voltage to the receiving circuit and also stops the operation of the voltage converting circuit. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：为接收机提供电压转换电路，其中实现小型化和小功率消耗。解决方案：接收机连接到具有第一模式的发射机，其中包括第一电压和参考电压的信号被输出到信号线，以及第二模式，其中信号线保持在参考电压。接收机包括电压转换电路，电压转换电路，接收电路和电压控制电路。电压转换电路将源电压转换为第一电压并输出。当信号线保持在参考电压时或当信号线保持在输入驱动电压时，接收电路基本上不消耗电力。当发射机处于第一模式时，电压控制电路将从源电压转换电路输出的第一电压作为驱动电压输入到接收电路。另一方面，当发射机处于第二模式时，电压控制电路将源电压作为驱动电压输入到接收电路，并且还停止电压转换电路的工作。版权所有（C）2008，JPO＆INPIT

2. 发明专利

JP3618531B2 Re-synchronization circuit and method 失效
公开(公告)号：JP3618531B2
公开(公告)日：2005-02-09
申请号：JP32922597
申请日：1997-11-28
申请人：モノリシック・システム・テクノロジー・インコーポレイテッドMonolithic System Technology, Inc.
发明人：ウィング・リュング , ウィンストン・リー , フー−チア・スー
IPC分类号： G11C11/41 , G06F3/00 , G06F12/16 , G06F13/16 , G06F13/40 , G11C7/00 , G11C11/401 , G11C11/407 , G11C11/417 , G11C29/00 , G11C29/04 , H04L25/02
CPC分类号： H04L25/028 , G06F13/40 , G06F13/4072 , G06F13/4077 , H04L25/026 , H04L25/0292 , Y02D10/14 , Y02D10/151
摘要： A memory device which utilizes a plurality of memory modules coupled in parallel to a master I/O module through a single directional asymmetrical signal swing (DASS) bus. This structure provides an I/O scheme having symmetrical swing around half the supply voltage, high through-put, high data bandwidth, short access time, low latency and high noise immunity. The memory device utilizes improved column access circuitry including an improved address sequencing circuit and a data amplifier within each memory module. The memory device includes a resynchronization circuit which allows the device to operate either synchronously and asynchronously using the same pins. Each memory module has independent address and command decoders to enable independent operation. Thus, each memory module is activated by commands on the DASS bus only when a memory access operation is performed within the particular memory module. The memory device includes redundant memory modules to replace defective memory modules. Replacement can be carried out through commands on the DASS bus. The memory device can be configured to simultaneously write a single input data stream to multiple memory modules or to perform high-speed interleaved read and write operations. In one embodiment, multiple memory devices are coupled to a common, high-speed I/O bus without requiring large bus drivers and complex bus receivers in the memory modules.

3. 发明专利

JPS59147559A Signal transmitter 失效
标题翻译：信号发射器
公开(公告)号：JPS59147559A
公开(公告)日：1984-08-23
申请号：JP2179583
申请日：1983-02-10
申请人： Mitsubishi Electric Corp
发明人： OOTSUBO AKIROU
IPC分类号： H04L29/08 , H04L25/02
CPC分类号： H04L25/026
摘要： PURPOSE:To decrease the time receiving a data and to attain transfer even if a transmission line is not quickened by providing a register between a receiving end and a serial/parallel converter to make the receiving end request transmission. CONSTITUTION:When the receiving end 2 transmits a transmission request 4 to a register 8 for transfer request of data, the register 8 transmits the data to the receiving end 2. Since the register 8 becomes idle, the register 8 outputs a transmission request signal 9 to a transmission end 1. The transmission end 1 transmits a parallel data to a parallel/serial converter 5, the data processed for serial processing enters the serial/parallel converter 6, where the data is processed for parallel processing and stored in the register 8. Thus, while the receiving end 2 processes the data from the register 8, the register 8 receives the next data.
摘要翻译：目的：通过在接收端和串行/并行转换器之间提供寄存器来实现接收端请求传输，即使传输线没有加快，也可以减少接收数据和实现传输的时间。构成：当接收端2向寄存器8发送数据传送请求时，寄存器8向接收端2发送数据。由于寄存器8变空闲，寄存器8输出发送请求信号9 发送端1将并行数据发送到并行/串行转换器5，对串行处理进行处理的数据进入串行/并行转换器6，其中数据被处理用于并行处理并存储在寄存器8中因此，当接收端2处理来自寄存器8的数据时，寄存器8接收下一个数据。

5. 发明专利

JP2017505020A 高速短距離入出力（Ｉ／Ｏ）有权
标题翻译：高速短程输入和输出（I / O）
公开(公告)号：JP2017505020A
公开(公告)日：2017-02-09
申请号：JP2016538606
申请日：2014-11-21
申请人：インテルコーポレイション , インテルコーポレイション
发明人：ウー，ズオグオ
IPC分类号： H04L25/02 , G06F13/38 , H04L25/49
CPC分类号： H04B1/38 , H04L25/026 , H04L25/0278 , H04L25/0284 , H04L25/0298 , H04L25/4908
摘要：記載されているのは、第1のダイ上の複数の送信回路;第2のダイ上の複数の受信回路;複数の送信回路が複数の受信回路にデータビットをパラレルに送信するように第1のダイを第2のダイに通信可能に結合する複数の導電線;共有コンデンサ及び、それぞれが複数の導電線の1つに対応し且つそれぞれが共有コンデンサに結合される複数の抵抗を有する終端回路;並びに、直流(DC)平衡符号にしたがって複数の導電線を介して複数の送信回路によって送信されるデータを符号化するためのパラレル符号化ブロック;を有する、装置である。
摘要翻译：所描述的内容，所述第一多个管芯上的传输电路;多个在所述第二管芯的接收电路;第一作为多个发送电路的并行数据比特发送到多个接收电路1的多个导电线，所述模具可通信地耦合到所述第二管芯;共享的电容器和端接电路具有多个电阻器，每一个对应于与多个导电线中的相应一个被耦合到一个公共电容器 ;以及用于编码数据的直流（DC）并行编码块以通过经由多个按照平衡码导电线的多个发送电路的发送;具有的装置。

6. 发明专利

JP5386583B2 Cancellation of the capacitive coupling crosstalk 有权
公开(公告)号：JP5386583B2
公开(公告)日：2014-01-15
申请号：JP2011516413
申请日：2009-06-09
申请人：ラムバス・インコーポレーテッド
发明人：ウィルソン，ジョン，マイケル , ルオ，レイ
IPC分类号： H04B3/32
CPC分类号： H04B3/32 , H04L25/026

7. 发明专利

JP5153652B2 Lin bus network, integrated circuit, and a communication method in accordance with these 有权
公开(公告)号：JP5153652B2
公开(公告)日：2013-02-27
申请号：JP2008553625
申请日：2006-02-09
申请人：フリースケールセミコンダクターインコーポレイテッド
发明人：シカール、ティエリ
IPC分类号： H04L25/02
CPC分类号： H04L25/026

8. 发明专利

JP2015513853A 全二重同期シリアルリンクを用いる、少なくとも１つの第１のシステムと少なくとも１つの第２のシステムとの間の定期通信の方法有权
标题翻译：使用全双工同步串行链路，所述第一系统中的至少一个和所述至少一个第二系统方法之间定期通信
公开(公告)号：JP2015513853A
公开(公告)日：2015-05-14
申请号：JP2014559276
申请日：2013-02-27
申请人：ヴァレオシステムドゥコントロールモトゥール , ヴァレオシステムドゥコントロールモトゥール
发明人：ヴァレリー・ベケ , オリヴィエ・ギャロ
IPC分类号： H04L7/04 , G06F13/42
CPC分类号： H04L5/1461 , G06F13/4291 , H02P29/00 , H04J3/14 , H04L25/026
摘要：本発明は、全二重同期シリアルリンク(4)を用いる、少なくとも1つの第1のシステム(2)と少なくとも1つの第2のシステム(3)との間の定期通信の方法に関し、通信時間の間、第1のシステム(2)から第2のシステム(3)への少なくとも1つのメッセージと、第2のシステム(3)から第1のシステム(2)への少なくとも1つのメッセージと、クロック信号とを含むデータが第1のシステム(2)と第2のシステム(3)との間で交換され、クロック信号は、ある時間間隔においてリンク(4)を経由して転送され、時間間隔の大きさは、通信時間未満であり、第1のシステム(2)から第2のシステム(3)へのメッセージおよび第2のシステム(3)から第1のシステム(2)へのメッセージは、共に前記時間間隔においてリンク(4)を経由して転送される。
摘要翻译：本发明中，全双工同步使用串行链路（4）涉及一种方法，用于（2）和至少一个第二系统（3），所述通信时间第一系统中的至少一个之间的周期性通讯，和至少一个从所述第一系统（2）到所述第二系统（3），从所述第二系统（3）的至少一个消息发送到所述第一系统（2），所述时钟信号消息期间数据包括投注第一系统（2）和所述第二系统之间交换（3），时钟信号经由链路（4）在一定的时间间隔传送，该时间间隔的量值是小于所述通信时间，从消息的消息，并从所述第一系统的第二系统（2）第二到系统（3）（3）到所述第一系统（2）是两个它是通过在所述时间间隔的链接（4）传输。

9. 发明专利

JP2011527144A Cancellation of the capacitive coupling crosstalk 有权
公开(公告)号：JP2011527144A
公开(公告)日：2011-10-20
申请号：JP2011516413
申请日：2009-06-09
申请人：ラムバス・インコーポレーテッド
发明人：ウィルソン，ジョン，マイケル , ルオ，レイ
IPC分类号： H04B3/32 , H03K19/0175
CPC分类号： H04B3/32 , H04L25/026
摘要：本開示は、容量結合回路を使用することによりインダクタンスに支配されたクロストークを相殺する方法を提示する。本開示はまた、各ビクティム信号に各アグレッサ信号の微係数を加算し、これにより所与の受信機がそうでなければ見るクロストークを打ち消すように、結合用に使用される容量値を校正、選択、およびプログラムする方法を提示する。多線バスの関連では、クロスカップリング回路が、特定の送受信機ペア毎に校正され使用された値でもって、「最近傍」の各ペア間で使用されてよい。例えば差動シグナリングシステムでの使用のために、最近傍でない線間で誘起されるクロストークに対処する実施形態もまた提示される。
【選択図】図２

10. 发明专利

JP2009278526A Semiconductor integrated circuit device 审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：JP2009278526A
公开(公告)日：2009-11-26
申请号：JP2008129630
申请日：2008-05-16
申请人： Nec Electronics Corp , Necエレクトロニクス株式会社
发明人： TAKEDA HIROYUKI
IPC分类号： H03K19/0175 , H04B3/04 , H04L25/02
CPC分类号： H03K19/0005 , H03K19/018571 , H04L25/026 , H04L25/0292
摘要： PROBLEM TO BE SOLVED: To receive serial data while reducing errors in high speed transmission.
SOLUTION: A PMOS transistor MP1 is supplied with an input signal VI at the gate thereof, grounds the drain thereof, connects the source thereof to a source of an NMOS transistor MN1, and outputs an output signal VO from the source. The NMOS transistor MN1 connects the drain thereof to a power source VDD, connects the gate thereof to the power source VDD via a resistor R, and connects the source thereof to the source of the PMOS transistor.
COPYRIGHT: (C)2010,JPO&INPIT

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