专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

EP4198750A1 VERFAHREN ZUR DATENKOMMUNIKATION ZWISCHEN TEILBEREICHEN EINES FPGAS 审中-实审
公开(公告)号：EP4198750A1
公开(公告)日：2023-06-21
申请号：EP21215621.0
申请日：2021-12-17
申请人： dSPACE GmbH
发明人： Lubeley, Dominik , Kalte, Heiko
IPC分类号： G06F13/14 , G06F15/78 , G06F30/34
摘要： Bei einem Verfahren zur Datenkommunikation zwischen zumindest einem Teilbereich eines FPGAs (1) und einem weiteren Bereich soll die Datenkommunikation ressourceneffizient erfolgen. Dies wird dadurch erreicht, dass die Datenkommunikation, also das Lesen und Schreiben eines Blockrams (B1, B2, B3, B4, B5, B6) von einer Stelle zu jedem beliebigen Blockram (B1, B2, B3, B4, B5, B6) oder von jedem beliebigen Blockram (B1, B2, B3, B4, B5, B6) zu jedem beliebigen Blockram (B1, B2, B3, B4, B5, B6) des FPGAs (1) über Kommandosequenzen einer internen Konfigurationsschnittstelle (3) des FPGAs (1) erfolgt.

2. 发明公开

EP4198805A1 COMPUTERIMPLEMENTIERTES VERFAHREN, DATENVERARBEITUNGSVORRICHTUNG UND COMPUTERPROGRAMMPRODUKT ZUM ERSTELLEN EINES HIERARCHISCHEN BLOCKDIAGRAMMS 审中-实审
公开(公告)号：EP4198805A1
公开(公告)日：2023-06-21
申请号：EP21215702.8
申请日：2021-12-17
申请人： dSPACE GmbH
发明人： Lubeley, Dominik , Kalte, Heiko
IPC分类号： G06F30/30 , G06F117/08
摘要： Beim Erstellen (2) eines hierarchischen Blockdiagramms (1) in einer grafischen Entwicklungsumgebung sollen die Ausführungszeiten von Modelloperation verkürzt werden, um somit eine performantere, reaktivere graphische Modellierung zu ermöglichen. Dies wird dadurch erreicht, dass ein computerimplementiertes Verfahren angegeben wird mit zumindest einem Subsystem-Block (S1), bei dem sich der Subsystem-Block (S1) auf einer ersten Hierarchieebene und weitere Subsystem-Blöcke (S1.1, S1.2, S1.3 ...), aus denen der Subsystem-Block (S1) besteht, auf untergeordneten Hierarchieebenen befinden, der Subsystem-Block (S1) parametrisierbar ist und zumindest über eine Callback-Funktion verfügt, wobei Callback-Funktionen Befehle definieren, die als Reaktion auf eine bestimmte Modellierungsaktivität ausgeführt werden, wobei zur Reduzierung von Hierarchieebenen (S1.1, S1.2, S1.3 ...) des Subsystem-Blocks (S1) zumindest eine hierarchische Blackbox (B1.1, B1.2, B1.3 ...) für den Subsystem-Block (S1) erstellt wird, wobei eine Reduzierung von der tiefsten Hierarchieebene an aufwärts erfolgt, wobei das Verfahren die folgenden Schritte umfasst: Automatisches Erstellen einer hierarchischen Blackbox (B1.1, B1.2, B1.3 ...) für einen Subsystem-Block (S1.1, S1.2, S1.3 ...), wobei die Blackbox (B1.1, B1.2, B1.3 ...) derart eingerichtet ist, beim Auswählen durch einen Anwender eine entsprechende Hierarchieebene aufzulösen, wobei die automatische Erstellung über eine Callback-Funktion erfolgt.

3. 发明公开

EP4068138A1 VERFAHREN ZUR AUFTEILUNG VON SIMULATIONSMODELLEN ZWISCHEN EINEM PROZESSOR UND EINEM FPGA 审中-公开
公开(公告)号：EP4068138A1
公开(公告)日：2022-10-05
申请号：EP22163008.0
申请日：2022-03-18
申请人： dSPACE GmbH
发明人： Lubeley, Dominik , Agne, Andreas
IPC分类号： G06F30/20 , G06F9/50
摘要： Die Offenbarung betrifft ein Verfahren zur Aufteilung eines grafischen Simulationsmodells in ein erstes Teilmodell und ein zweites Teilmodell, wobei das erste Teilmodell dazu bestimmt ist, auf einem Prozessor (CN) ausgeführt zu werden, und das zweite Teilmodell dazu bestimmt ist, auf einem programmierbaren Logikbaustein (FPGA) ausgeführt zu werden. Das Verfahren umfasst ein Identifizieren mindestens eines ersten Blocks als zum ersten Teilmodell gehörend und mindestens eines zweiten Blocks als zum zweiten Teilmodell gehörend, ein Suchen von zyklischen Gruppen aus Blöcken (S3), ein Identifizieren nichtzyklischer Gruppen aus Blöcken, ein Zuordnen der einzelnen Blöcke aus den Gruppen zu dem ersten Teilmodell oder dem zweiten Teilmodell (S7), und ein Erzeugen von Programmcode aus dem ersten Teilmodell und ein Erzeugen von einem Konfigurationsbitstrom aus dem zweiten Teilmodell. Weiterhin betrifft die Erfindung ein Computersystem (PC, ES) und einen nichtflüchtigen Datenträger.

4. 发明公开

EP4375869A1 VERFAHREN ZUM ERSTELLEN UND BEREITSTELLEN EINES FPGA BUILD RESULTS EINES FPGA-MODELLS 审中-公开
公开(公告)号：EP4375869A1
公开(公告)日：2024-05-29
申请号：EP22209730.5
申请日：2022-11-25
申请人： dSPACE GmbH
发明人： Lubeley, Dominik , Kronmüller, Martin , Puschmann, Frank , Hagendorf, Jörg
IPC分类号： G06F30/323 , G06F30/327 , G06F30/3308 , G06F30/343 , G06F117/08
CPC分类号： G06F30/343 , G06F30/323 , G06F30/327 , G06F30/3308 , G06F2117/0820200101
摘要： Die Erfindung betrifft ein Verfahren zum Erstellen und Bereitstellen eines FPGA Build Results eines FPGA-Modells (1) mit wenigstens einer FPGA-Gesamtfunktionalität (2), mit folgenden Verfahrensschritten:
a) Kennzeichnen des FPGA-Untersystems (5), wobei mittels des FPGA-Untersystems (5) die FPGA-Funktionalität eines FPGA-Modells (1) konfigurierbar ist,
b) Kennzeichnen des Vorskalierungs-Untersystems (6) und des Nachskalierungs-Untersystems (7) eines FPGA-Modells (1) zur Ausführung auf einem Prozessor,
c) Kennzeichnen von internen und externen Schnittstellen in dem Vorskalierungs-Untersystem (6) und Nachskalierungs-Untersystem (7), wobei die internen Schnittstellen einen Datenfluss innerhalb des FPGA-Modells (1) und die externen Schnittstellen einen Datenfluss von dem FPGA-Modell (1) weg gewährleisten,
d) Generieren der FPGA-Gesamtfunktionalität (2),
e) Generieren des FPGA Build Results anhand der generierten FPGA-Gesamtfunktionalität (2), wobei das FPGA Build Result eine einzelne Gesamtcontainer-Datei umfasst,
f) Bereitstellen des FPGA Build Results an eine weitere Anwendung zum Bestimmen einer Funktionalität eines das FPGA-Modell (1) und das Prozessormodell (3) umfassendes Gesamtmodell (4).
Auf diese Weise wird ein Verfahren zum Modellieren eines FPGA Build Results bereitgestellt, das zu einem einheitlichen FPGA-Modell (1) führt und somit die Weiterverwendung des FPGA-Build Results sicher und einfach gestaltet werden kann.

5. 发明公开

EP4198793A1 VERFAHREN ZUM ÄNDERN EINER BITBREITE EINER FPGA-KONFIGURATION 审中-实审
公开(公告)号：EP4198793A1
公开(公告)日：2023-06-21
申请号：EP21215421.5
申请日：2021-12-17
申请人： dSPACE GmbH
发明人： Lubeley, Dominik , Kalte, Heiko
IPC分类号： G06F21/76 , G06F30/34 , H03K19/17728
摘要： Gegenstand der Erfindung ist ein Verfahren zum Ändern einer Bitbreite einer FPGA-Konfiguration für einen FPGA (2), die FPGA-Konfiguration aufweisend eine Mehrzahl mindestens 2 n Bit enthaltene Datensignale mit n ε und ≥ 3 und das Verfahren aufweisend den Schritt: Bei einem Überschreiten eines Schwellwertes einer Stromaufnahme und/oder einer Temperatur des FPGA (2) und/oder Vorliegen eines Ersetzungssignals, Ersetzen während eines Ausführens der FPGA-Konfiguration auf dem FPGA (2) von k niedrigwertigster Bits der Datensignale jeweils durch eine Null mit k ε und ≥ 2.

6. 发明公开

EP4148613A1 VERFAHREN ZUM HINZUFÜGEN EINER WEITEREN SCHALTUNGSKOMPONENTE 审中-实审
公开(公告)号：EP4148613A1
公开(公告)日：2023-03-15
申请号：EP22194640.3
申请日：2022-09-08
申请人： dSPACE GmbH
发明人： Lubeley, Dominik , Kalte, Heiko , Schlenger, Marc
IPC分类号： G06F30/34 , G06F30/18 , G06F30/33 , G06F30/343 , G06F30/347 , G06F30/327
摘要： Gegenstand der Erfindung ist ein Verfahren zum Hinzufügen einer weiteren Schaltungskomponente (1) mit auf einem FPGA ausführbaren Operationen zu einer FPGA Konfiguration (3), wobei
die FPGA Konfiguration (3) bereits wenigstens eine in der FPGA Konfiguration (3) örtlich verteilt angeordnete bestehende Schaltungskomponente (2) mit auf dem FPGA ausführbaren Operationen aufweist, mit den Schritten:
Synthetisieren der weiteren Schaltungskomponente (1) zum Erhalten einer weiteren Netzliste, und
verteiltes Anordnen der weiteren Netzliste unter Berücksichtigung der wenigstens einen bestehenden Schaltungskomponente (2) in der FPGA Konfiguration (3).

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式