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2. 发明公开

EP3087470A1 RSA ALGORITHM ACCELERATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS 有权
标题翻译： RSA-ALGORITHMUSBESCHLEUNIGUNGSPROZESSOREN，VERFAHREN，SYSTEME UND ANWEISUNGEN
公开(公告)号：EP3087470A1
公开(公告)日：2016-11-02
申请号：EP13900536.7
申请日：2013-12-28
申请人： Intel Corporation
发明人： LU, Yang , SUN, Xiangzheng , QIAO, Nan Stan
IPC分类号： G06F7/544
CPC分类号： H04L9/302 , G06F7/722 , G06F7/723 , G06F9/30007 , G06F9/3017 , G09C1/00
摘要： A processor includes a decode unit to decode an instruction. The instruction indicates a first 64-bit source operand having a first 64-bit value, indicates a second 64-bit source operand having a second 64-bit value, indicates a third 64-bit source operand having a third 64-bit value, and indicates a fourth 64-bit source operand having a fourth 64-bit value. An execution unit is coupled with the decode unit. The execution unit is operable, in response to the instruction, to store a result. The result includes the first 64-bit value multiplied by the second 64-bit value added to the third 64-bit value added to the fourth 64-bit value. The execution unit may store a 64-bit least significant half of the result in a first 64-bit destination operand indicated by the instruction, and store a 64-bit most significant half of the result in a second 64-bit destination operand indicated by the instruction.
摘要翻译：处理器包括用于解码指令的解码单元。该指令指示具有第一64位值的第一64位源操作数，指示具有第二64位值的第二64位源操作数，指示具有第三64位值的第三64位源操作数，并且指示具有第四64位值的第四64位源操作数。执行单元与解码单元耦合。执行单元响应于该指令可操作以存储结果。结果包括第一个64位值乘以加到第四个64位值的第三个64位值的第二个64位值。执行单元可以将结果的64位最不重要的一半存储在由指令指示的第一个64位目标操作数中，并将结果的64位最高有效的一半存储在第二个64位的目标操作数中，指示。

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