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1. 发明公开

EP4092750A1 MEMOIRE 1T1R A STRUCTURE 3D 有权
公开(公告)号：EP4092750A1
公开(公告)日：2022-11-23
申请号：EP22174169.7
申请日：2022-05-18
申请人： Commissariat à l'énergie atomique et aux énergies alternatives
发明人： BARRAUD, Sylvain , ANDRIEU, François
IPC分类号： H01L27/24
摘要： Mémoire (100) structurée en lignes et colonnes sur plusieurs niveaux superposés, chaque niveau comprenant une matrice d'éléments mémoires (102) et de transistors d'accès (104) à grille enrobante (124, 126), chaque transistor comportant un nanofil semi-conducteur (114) et chaque grille étant isolée vis-à-vis des grilles des autres niveaux, comprenant en outre :
- des portions conductrices (116), chacune traversant au moins deux niveaux et couplée à des premières extrémités des nanofils d'une colonne des niveaux ;
- des empilements mémoires, chacun traversant les niveaux et couplé à des deuxièmes extrémités des nanofils de ladite colonne ;
- des premières lignes conductrices (106), chacune reliée aux portions conductrices d'une même colonne ;
- des lignes de mot (110) s'étendant chacune dans un même niveau en couplant entre elles les grilles d'une même ligne et localisés dans ledit niveau.

2. 发明公开

EP2304788A1 SUBSTRAT DE TYPE SEMI-CONDUCTEUR SUR ISOLANT A COUCHES DE DIAMANT INTRINSEQUE ET DOPE 有权
标题翻译：具有内在和掺杂的金刚石薄膜涂层半导体衬底上的隔离器
公开(公告)号：EP2304788A1
公开(公告)日：2011-04-06
申请号：EP09802507.5
申请日：2009-07-28
申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives
发明人： MAZELLIER, Jean-Paul , ANDRIEU, François , BERGONZO, Philippe , SAADA, Samuel
IPC分类号： H01L21/762 , H01L27/12
CPC分类号： H01L21/2007 , H01L21/76251 , H01L21/76254 , H01L21/76256 , H01L2924/0002 , H01L2924/00
摘要： Semiconductor substrate (100) comprising at least: a doped-diamond-based film (106) with a thickness equal to or greater than 10µm; a layer (102) based on at least one semiconductor or a multilayer stack that includes the semiconductor-based layer; and an intrinsic-diamond-based film (104) placed on the doped-diamond-based film, i.e. between the doped-diamond-based film and the semiconductor-based layer.

3. 发明公开

EP4369884A1 STRUCTURE TRIDIMENSIONNELLE DE MÉMOIRES DE TYPE NOR 审中-实审
公开(公告)号：EP4369884A1
公开(公告)日：2024-05-15
申请号：EP23208380.8
申请日：2023-11-07
申请人： COMMISSARIAT À L'ÉNERGIE ATOMIQUE ET AUX ÉNERGIES ALTERNATIVES , Centre National de la Recherche Scientifique , Université d'Aix Marseille
发明人： EZZADEEN, Mona , ANDRIEU, François , PORTAL, Jean-Michel
IPC分类号： H10B63/00
CPC分类号： H10B63/845
摘要： L'invention a pour objet un circuit de stockage de données, de type NOR comprenant :
- une structure mémoire tridimensionnelle, réalisée sur un premier substrat semiconducteur, et comprenant une pluralité de plans mémoire chaque plan formant une matrice bidimensionnelle de cellules mémoire. Chaque cellule mémoire a un noeud de sélection, un premier noeud d'entrée/sortie et un second noeud d'entrée/sortie. La structure mémoire tridimensionnelle a une surface supérieure comprenant une pluralité de connecteurs répartis sur ladite surface ; chaque connecteur étant connecté à au moins l'un parmi les premiers ou les seconds noeuds d'entrée/sortie d'une même colonne ;
- un circuit de contrôle réalisé sur un second substrat semiconducteur ;
- une structure d'interconnexion comprenant :
• une pluralité de plots de connexions disposés entre le circuit de contrôle et ladite surface supérieure ; ladite pluralité de plots de connexion forme une répétition périodique d'un motif unitaire dans un plan parallèle à la surface supérieure.

4. 发明公开

EP4369415A1 PROCÉDÉ DE RÉALISATION D'UN DISPOSITIF MICROÉLECTRONIQUE AYANT UNE GRILLE EN T 审中-实审
公开(公告)号：EP4369415A1
公开(公告)日：2024-05-15
申请号：EP23209323.7
申请日：2023-11-13
申请人： Commissariat à l'énergie atomique et aux énergies alternatives
发明人： DURIEZ, Blandine , ANDRIEU, François , CHALUPA, Zdenek , FACHE, Thibaud , HARTMANN, Jean-Michel , REBOH, Shay
IPC分类号： H01L29/66 , H01L29/786 , H01L29/78 , H01L27/12 , H01L29/10 , H01L21/265
CPC分类号： H01L29/78687 , H01L29/66772 , H01L29/78654 , H01L27/1203 , H01L21/26506 , H01L29/1054 , H01L29/7848 , H01L29/66636 , H01L29/66575
摘要： L'invention porte sur un procédé de réalisation d'un dispositif microélectronique comprenant les étapes suivantes :
- une formation d'un motif de grille sur le substrat, surmontant un canal de conduction,
- une formation d'espaceurs définissant des régions source et drain,
- une modification des régions source et drain pour générer une contrainte en tension dans le canal de conduction ;

avantageusement, le procédé comprend :
- avant formation du motif de grille, une formation d'une couche précontrainte en compression, sur le substrat,
- une formation d'une couche active sur la couche précontrainte, ladite couche active étant destinée à accueillir le canal de conduction ;

avantageusement, la modification des régions source et drain est configurée pour relâcher élastiquement la contrainte en compression de la couche précontrainte, de sorte à appliquer l'état de contrainte en tension dans le canal.

5. 发明公开

EP3996132A1 PROCÉDÉ DE FORMATION D'UNE STRUCTURE DE PIÉGEAGE D'UN SUBSTRAT UTILE 审中-公开
公开(公告)号：EP3996132A1
公开(公告)日：2022-05-11
申请号：EP21206784.7
申请日：2021-11-05
申请人： Commissariat à l'énergie atomique et aux énergies alternatives
发明人： AUGENDRE, Emmanuel , ANDRIEU, François , TAILLANDIER, Cédric
IPC分类号： H01L21/762 , H01L21/02
摘要： L'invention concerne un procédé de formation d'une structure de piégeage (30) d'un substrat utile (10), et destinée à piéger des charges, et/ou limiter les diaphonies et/ou les pertes radiofréquences et/ou les distorsions d'un dispositif susceptible d'être formé sur ou dans le substrat utile (10),
le procédé étant caractérisé en ce que la formation de la structure de piégeage (30) comprend les étapes suivantes :
a) une étape de formation d'une première couche (31) qui comprend du carbure de silicium amorphe ;
b) une étape de formation d'une deuxième couche (32) en recouvrement de la première couche (31), qui comprend un matériau isolant ou semi-conducteur dans un état amorphe et qui présente une température de cristallisation inférieure à celle du carbure de silicium amorphe.

6. 发明公开

EP2248180A1 PROCÉDÉ D'AJUSTEMENT DE LA TENSION DE SEUIL D'UN TRANSISTOR PAR UNE COUCHE DE PIÉGEAGE ENTERRÉE 审中-公开
标题翻译：方法，通过埋FALL层调整电压晶体管的阈值
公开(公告)号：EP2248180A1
公开(公告)日：2010-11-10
申请号：EP09711545.5
申请日：2009-02-11
申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives
发明人： ANDRIEU, François , AUGENDRE, Emmanuel , CLAVELIER, Laurent , KOSTRZEWA, Marek
IPC分类号： H01L29/786 , H01L29/792
CPC分类号： H01L29/42348 , H01L21/84 , H01L27/1203 , H01L29/792
摘要： The method comprises, for the production of an electronic subassembly: an assembly step, in which a semiconductor layer (103) bearing at least a first transistor (110) having an adjustable threshold voltage, is joined to an insulator layer (102, 105); and a formation step, in which a first trapping zone (220) is formed in the insulating layer at a predetermined first depth, said first trapping zone extending at least beneath a channel of said first transistor and having traps of greater density than the density of traps outside said first trapping zone, in such a way that the semiconductor layer and the first trapping zone are capacitively coupled, the useful information from said first transistor being the charge transport within this transistor. In certain embodiments, a second trapping zone extending at least beneath a channel of a second transistor is formed by a second implantation with an energy and/or a dose and/or atoms that differ from those used for the first trapping zone.

7. 发明授权

EP2304788B1 SUBSTRAT DE TYPE SEMI-CONDUCTEUR SUR ISOLANT A COUCHES DE DIAMANT INTRINSEQUE ET DOPE 有权
标题翻译：具有内在和掺杂的金刚石薄膜涂层半导体衬底上的隔离器
公开(公告)号：EP2304788B1
公开(公告)日：2012-07-04
申请号：EP09802507.5
申请日：2009-07-28
申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives
发明人： MAZELLIER, Jean-Paul , ANDRIEU, François , BERGONZO, Philippe , SAADA, Samuel
IPC分类号： H01L21/762
CPC分类号： H01L21/2007 , H01L21/76251 , H01L21/76254 , H01L21/76256 , H01L2924/0002 , H01L2924/00
摘要： Semiconductor substrate (100) comprising at least: a doped-diamond-based film (106) with a thickness equal to or greater than 10µm; a layer (102) based on at least one semiconductor or a multilayer stack that includes the semiconductor-based layer; and an intrinsic-diamond-based film (104) placed on the doped-diamond-based film, i.e. between the doped-diamond-based film and the semiconductor-based layer.

8. 发明公开

EP4195905A1 DISPOSITIF DE PILOTAGE DE TRANSISTORS ET PROCÉDÉ DE PILOTAGE 审中-实审
公开(公告)号：EP4195905A1
公开(公告)日：2023-06-14
申请号：EP22211681.6
申请日：2022-12-06
申请人： Commissariat à l'énergie atomique et aux énergies alternatives
发明人： GIRAUD, Bastien , ANDRIEU, François , MOURSY, Yasser
IPC分类号： H10N70/20 , H10B63/00 , H01L27/105 , G11C13/00
摘要： L'invention porte sur un dispositif de pilotage de transistors (1) FDSOI comprenant :
- Une pluralité de premiers caissons (21, 21a, 21b, 21c, 21d, 21e, 21f, 21g, 21h) présentant un premier type de conductivité (P), chaque premier caisson (21) étant associé à un groupe de transistors (20),
- Au moins un deuxième caisson (22, 22a, 22b, 22c, 22d) présentant un deuxième type de conductivité (N), formé sous et autour des premiers caissons (21),
- Un circuit de polarisation configuré pour appliquer au moins une première tension de polarisation V1 aux premiers caissons (21), et au moins une deuxième tension de polarisation V2 à au moins un deuxième caisson (22),
Avantageusement, tous les transistors (20) présentent le deuxième type de conductivité (N).
L'invention porte également sur un procédé de pilotage du dispositif précédent.

9. 发明公开

EP4137999A1 CIRCUIT NEUROMORPHIQUE À BASE DE CELLULES RRAM 2T2R 审中-公开
公开(公告)号：EP4137999A1
公开(公告)日：2023-02-22
申请号：EP22191274.4
申请日：2022-08-19
申请人： Commissariat à l'énergie atomique et aux énergies alternatives , Centre national de la recherche scientifique , Université d'Aix-Marseille
发明人： EZZADEEN, Mona , NOEL, Jean-Philippe , GIRAUD, Bastien , PORTAL, Jean-Michel , ANDRIEU, François
IPC分类号： G06N3/063 , G06N3/04
摘要： La présente invention concerne un circuit neuromorphique propre à mettre en œuvre un réseau de neurones, le circuit neuromorphique comprenant :
- des lignes de mots,
- des paires de lignes de bits complémentaires,
- des lignes de source,
- un ensemble de cellules élémentaires,
- un circuit électronique implémentant un neurone présentant une sortie et comportant :
- un ensemble de composants logiques,
- une unité de comptage,
- une unité de comparaison comportant un comparateur et un générateur de tension de comparaison, le comparateur étant propre à comparer la sortie de l'unité de comptage à la tension de comparaison générée par le générateur de tension de comparaison pour émettre en sortie un signal dépendant de la comparaison et correspondant à la sortie du circuit électronique implémentant un neurone.

10. 发明公开

EP3671836A1 CIRCUIT 3D DOTE D'UNE ISOLATION MESA POUR LA ZONE DE PLAN DE MASSE 有权
公开(公告)号：EP3671836A1
公开(公告)日：2020-06-24
申请号：EP19213818.8
申请日：2019-12-05
申请人： Commissariat à l'énergie atomique et aux énergies alternatives
发明人： BATUDE, Perrine , ANDRIEU, François
IPC分类号： H01L27/12 , H01L27/06 , H01L21/822 , H01L21/8234
摘要： Réalisation d'un dispositif à niveaux (N1, N2) de composants superposés comprenant dans cet ordre :
a) prévoir sur un niveau donné (N 1 ) doté d'un ou plusieurs composants (T 11 , T 12 ) réalisés au moins partiellement dans une première couche semi-conductrice (11) :
un empilement comprenant une deuxième couche semi-conductrice (36) apte à accueillir au moins un canal de transistor (T 21 ) de niveau (N 2 ) supérieur audit niveau donné (N 1 ), ledit empilement comprenant une couche (34) dite de plan de masse en matériau conducteur ou semi-conducteur dopé ou apte à être dopé située entre la première couche semi-conductrice (11) et la deuxième couche semi-conductrice (36) ainsi qu'une couche isolante (35) séparant la couche (34) de plan de masse de la deuxième couche semi-conductrice (36), un ou plusieurs ilots (36a) étant définis dans la deuxième couche semi-conductrice (36),
b) former une grille (42) d'un transistor (T 21 ) sur au moins un ilot (36a) parmi lesdits un ou plusieurs ilots,
c) définir par gravure des portions (34a, 34b) distinctes dans la deuxième couche semi-conductrice (34) de plan de masse de sorte à libérer un espace (51) autour d'au moins une première portion (34a) gravée de la couche de plan de masse disposée sous et en regard dudit ilot (36a),
d) former une zone isolante autour dudit ilot (36a) et de ladite première portion (34a) par dépôt d'au moins une couche en matériau isolant (62) recouvrant la grille (42) et ledit ilot (36a), la couche isolante (62) comblant ledit espace (51) autour de la dite première portion (34a) de la couche de plan de masse.

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