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    • 31. 发明公开
      EP1426974A2 Semiconductor memory device and erase method for memory array 审中-公开
    • Semiconductor memory device and erase method for memory array
    • Halbleiterspeicheranordnung undLöschverfahrenfürSpeichermatrix
    • EP1426974A2
    • 2004-06-09
    • EP03257547.4
    • 2003-12-01
    • SHARP KABUSHIKI KAISHA
    • Morimoto, Hidenori
    • G11C16/02 , G11C16/16
    • G11C13/0069 , G11C11/16 , G11C11/5678 , G11C11/5685 , G11C13/0004 , G11C13/0007 , G11C13/0064 , G11C13/0097 , G11C2013/009 , G11C2213/31 , G11C2213/79
    • An object of the invention is to provide a nonvolatile semiconductor memory device and an erase method for a memory cell array that have high degree of freedom and that are capable of quickly and securely implementing data erase and reprogramming. In a memory cell array, memory cells (20) each configured of a variable resistor element (24) for storing information through variations in electric resistance and a selected transistor (21) are arranged in a matrix, and word lines (WL1, ..., WLm) and bit lines (BL1, ..., BLn) are arranged to select a predetermined memory cell. For the memory cell array, erase means (13) is provided that sets the electric resistance of the variable resistor element to a predetermined erased state by applying voltage under a predetermined application condition to the word line (WL), bit line (BL), and source line (SL). The erase means (13) switches between a batch-erase mode and an individual-erase mode. The batch-erase mode is used to perform batch erase of all the memory cells (20) in the memory cell array, and the individual-erase mode is used to perform individual erase of a part of the memory cells (20) in the memory cell array.
    • 本发明的目的是提供一种具有高自由度并且能够快速且可靠地实现数据擦除和重新编程的存储单元阵列的非易失性半导体存储器件和擦除方法。 在存储单元阵列中，每个由用于通过电阻变化存储信息的可变电阻元件（24）和选择的晶体管（21）构成的存储单元（20）以矩阵形式布置，并且字线（WL1，...） ...，WLm）和位线（BL1，...，BLn）被布置成选择预定的存储单元。 对于存储单元阵列，提供擦除装置（13），其通过在预定的应用条件下施加电压将字符串（BL），位线（BL）， 和源线（SL）。 擦除装置（13）在批量擦除模式和单独擦除模式之间切换。 批量擦除模式用于对存储单元阵列中的所有存储单元（20）进行批量擦除，并且使用单独擦除模式来对存储器单元（20）的一部分进行单独擦除 单元格阵列。
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    • 32. 发明公开
      EP1426971A2 Semiconductor memory device and metohd for correcting memory cell data 有权 转让
    • Semiconductor memory device and metohd for correcting memory cell data
    • Halbleiterspeicheranordnung und Verfahren zur Speicherzellendatenkorrektur
    • EP1426971A2
    • 2004-06-09
    • EP03257634.0
    • 2003-12-04
    • SHARP KABUSHIKI KAISHA
    • Hamaguchi, Koji
    • G11C11/56 , G11C16/34
    • G11C13/0069 , G11C11/5678 , G11C11/5685 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C13/0064 , G11C16/3431 , G11C29/00 , G11C2213/31
    • A semiconductor memory device comprises a plurality of memory cells (1), each of which is capable of storing N-level data and being reprogrammed; and a plurality of monitor cells (6 and 9) that separately store individual data values of the N-level data by using the same scheme as that used for the memory cells. Sensing means (12) senses whether a physical quantity of the monitor cell which corresponds to the data value stored in the monitor cell is within a preset range; verification means (16) verifies whether the physical quantity of the memory cell which corresponds to the data value stored in the memory cell is within the preset range when the sensing means has sensed that the physical quantity of the monitor cell is out of the preset range; correction means (16) corrects the physical quantity. Consequently, a physical quantity variation can be efficiently detected without overstressing memory cells (1), and correction can be implemented for not only a downward variation due to charge loss and/or the like but also a variation in an upward physical quantity variation due to charge gain and/or the like in a specified range.
    • 半导体存储器件包括多个存储器单元（1），每个存储器单元能够存储N级数据并被重新编程; 以及通过使用与用于存储器单元的方式相同的方案来分别存储N级数据的各个数据值的多个监视单元（6和9）。 感测装置（12）感测与监视单元中存储的数据值相对应的监视单元的物理量是否处于预设范围内; 验证装置（16）验证当感测装置已经感测到监视单元的物理量超出预设范围时，对应于存储在存储单元中的数据值的存储单元的物理量是否在预设范围内 ; 校正装置（16）校正物理量。 因此，可以有效地检测出物理量变化而没有过应力的存储单元（1），并且可以不仅由于电荷损失等导致向下的变化而进行校正，还可以由于由于电荷损失导致的向上物理量变化的变化 充电增益等在指定范围内。
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    • 33. 发明公开
      EP1424697A2 Common bit/common source line high density 1T1R resistive-ram array 有权
    • Common bit/common source line high density 1T1R resistive-ram array
    • Hochdichte 1T1R电阻式RAM-Speichermatrix mit einer gemeinsamen Bitleitung und einer gemeinsamen Sourceleitung
    • EP1424697A2
    • 2004-06-02
    • EP03254605.3
    • 2003-07-24
    • SHARP KABUSHIKI KAISHA
    • Hsu, Sheng Teng
    • G11C7/18 , G11C11/16
    • G11C13/0007 , G11C7/18 , G11C13/0069 , G11C2013/009 , G11C2213/31 , G11C2213/79
    • A common bit/common source line high density 1T1R (one transistor/one resistor) R-RAM array, and method for operating said array are provided. The R-RAM array comprises a first transistor with a drain connected to a non-shared bit line with a first memory resistor. The gates of the first, second, third, and fourth transistors are sequentially connected to a common word line. The R-RAM array comprises at least one common bit line. A second memory resistor is interposed between the drain of the second transistor and the common bit line. Likewise, a third memory resistor is interposed between the drain of the third transistor and the common bit line. A common source line is connected to the sources of the third and fourth transistors. The R-RAM array comprises m rows of n sequential transistors.
    • 提供公共位/公共源线高密度1T1R（一个晶体管/一个电阻器）R-RAM阵列，以及用于操作所述阵列的方法。 R-RAM阵列包括具有与第一存储电阻器连接到非共享位线的漏极的第一晶体管。 第一，第二，第三和第四晶体管的栅极依次连接到公共字线。 R-RAM阵列包括至少一个公共位线。 第二存储电阻器插在第二晶体管的漏极和公共位线之间。 同样，在第三晶体管的漏极和公共位线之间插入第三存储电阻。 公共源极线连接到第三和第四晶体管的源极。 R-RAM阵列包括m行n个顺序晶体管。
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