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1. 发明公开

CN1061872A 具有对准标记的半导体器件的制造方法失效
公开(公告)号：CN1061872A
公开(公告)日：1992-06-10
申请号：CN91105290.9
申请日：1991-06-29
申请人：佳能株式会社
发明人：冈部隆彦 , 門間玄三 , 讓原浩
IPC分类号： H01L21/283
CPC分类号： H01L23/544 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , Y10S148/102 , Y10S438/975 , H01L2924/00
摘要：一种通过绝缘膜在导电性基底表面上形成导电性薄膜的半导体器件的对准方法，其特征在于包括：在所述绝缘膜上至少形成两个露出所述基底表面的开孔的步骤；在所述开孔内选择地沉积导电材料，在所述开孔中至少一个内形成台阶差的步骤；以及至少在所述绝缘膜上形成所述导电性薄膜的步骤；并且利用所述台阶差进行对准。

2. 发明授权

CN1078738C 复合式绝缘体上硅薄膜基片及其制作方法失效转让
公开(公告)号：CN1078738C
公开(公告)日：2002-01-30
申请号：CN96119843.5
申请日：1996-09-27
申请人：日本电气株式会社
发明人：滨嶋智宏 , 新井谦一
IPC分类号： H01L21/02 , H01L21/70 , H01L21/762 , G03F9/00
CPC分类号： G03F9/70 , H01L21/2007 , H01L21/76251 , H01L23/544 , H01L2223/54493 , H01L2924/0002 , Y10S148/102 , Y10S438/975 , Y10S438/977 , H01L2924/00
摘要：本发明揭示了一种复合式SOI基片，其容许通过使用传统可见光校准器，对埋于SOI基片内的绝缘体膜图型及在SOI基片层上形成的图型进行高精度校准。复合式SOI基片是通过在第一硅基片10的主表面边缘上形成校准氧化物薄膜图型1a；制备在其边缘有最好是V形槽部分9的第二硅基片以使第一硅基片上的校准图型晶露出来；将第二硅基片与所述第一硅基片10的主表面相联接同时将校准，氧化物薄膜图型1a显露出来；然后将第二硅基片变薄形成为一个SOI层20a。

3. 发明公开

CN1158004A 复合式绝缘体上硅薄膜基片及其制作方法失效转让
公开(公告)号：CN1158004A
公开(公告)日：1997-08-27
申请号：CN96119843.5
申请日：1996-09-27
申请人：日本电气株式会社
发明人：滨智宏 , 新井谦一
IPC分类号： H01L21/76 , H01L21/30
CPC分类号： G03F9/70 , H01L21/2007 , H01L21/76251 , H01L23/544 , H01L2223/54493 , H01L2924/0002 , Y10S148/102 , Y10S438/975 , Y10S438/977 , H01L2924/00
摘要：本发明揭示了一种复合式SOI基片，其容许通过使用传统可见光校准器，对埋于SOI基片内的绝缘体膜图型及在SOI基片层上形成的图型进行高精度校准。复合式SOI基片是通过在第一硅基片10的主表面边缘上形成校准氧化物薄膜图型1a；制备在其边缘有最好是V形槽部分9的第二硅基片以使第一硅基片上的校准图型显露出来；将第二硅基片与所述第一硅基片10的主表面相联接同时将校准，氧化物薄膜图型1a显露出来；然后将第二硅基片变薄形成为一个SOI层20a。

4. 发明授权

CN1024730C 具有对准标记的半导体器件的制造方法失效
公开(公告)号：CN1024730C
公开(公告)日：1994-05-25
申请号：CN91105290.9
申请日：1991-06-29
申请人：佳能株式会社
发明人：冈部隆彦 , 门间玄三 , 让原浩
IPC分类号： H01L21/283 , H01L23/544
CPC分类号： H01L23/544 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , Y10S148/102 , Y10S438/975 , H01L2924/00
摘要：一种通过绝缘膜在导电性衬底表面上形成导电膜的半导体器件的对准方法，其特征在于包括：在所述绝缘膜上至少形成两个露出所述衬底表面的开孔的步骤；在所述开孔内选择地沉积导电材料，在所述开孔中至少一个内形成台阶差的步骤；以及至少在所述绝缘膜上形成所述导电膜的步骤；并且利用所述台阶差进行对准。

5. 发明公开

CN1246201A 对准集成电路管芯用的基准无效
公开(公告)号：CN1246201A
公开(公告)日：2000-03-01
申请号：CN97181773.1
申请日：1997-12-11
申请人：英特尔公司
发明人： P·G·温纳 , R·H·莱文古德
IPC分类号： H01L23/58 , H01L23/544 , H01L29/41
CPC分类号： H01L23/544 , H01L2223/5442 , H01L2223/54473 , H01L2223/5448 , H01L2924/0002 , Y10S148/102 , Y10S438/975 , H01L2924/00
摘要：在一个实施例中,基准构成为利用激光化学腐蚀通过C4封装的集成电路管芯的背面通过硅衬底暴露。先前描述的基准包括设置于衬底内的浮置扩散区。没有金属接触的氧化层设置于集成电路的基准区内的扩散区之上。金属图形层设置于氧化层之下,提供对准信息。金属图形层构成为在从基准区去掉了硅衬底后通过氧化层可见。阻光区设置于金属图形层和底下的环氧填充层之间,以使过量的光暴露到底层环氧层的危险最小,进而使环氧层由于过量曝光损伤集成电路的危险最小。由于先前所述的基准在氧化层中不包括任何接触,所以,不再需要利用聚焦离子束铣的附加步骤,因此先前所述的基准只需要利用激光化学腐器进行腐蚀暴露。

6. 发明授权

CN1037881C 形成半导体器件接触孔的方法失效
公开(公告)号：CN1037881C
公开(公告)日：1998-03-25
申请号：CN95108120.9
申请日：1995-07-12
申请人：现代电子产业株式会社
发明人：金载甲
IPC分类号： H01L21/768
CPC分类号： H01L21/76816 , Y10S148/102 , Y10S148/111 , Y10S438/947
摘要：一种形成半导体器件接触孔的方法，包括以下各步骤，在一给定的基础结构上形成一绝缘膜；在该绝缘膜上形成一些导电布线；在所得结构上形成均厚层间绝缘膜；再在其上形成第一光刻胶膜图形；在第一光刻胶膜图形的侧壁形成氧化膜调距层；在氧化膜调距层之间的层间绝缘膜上形成第二光刻胶膜图形；依次去掉氧化膜调距层，及所露出的层间绝缘膜的区域，形成接触孔，露出导电布线。其结果，改善了半导体器件的工作可靠性、生产率以及器件的高度集成化。

7. 发明公开

CN1116362A 形成半导体器件接触孔的方法失效
公开(公告)号：CN1116362A
公开(公告)日：1996-02-07
申请号：CN95108120.9
申请日：1995-07-12
申请人：现代电子产业株式会社
发明人：金载甲
IPC分类号： H01L21/28 , H01L21/44
CPC分类号： H01L21/76816 , Y10S148/102 , Y10S148/111 , Y10S438/947
摘要：一种方法，包括以下各步骤，在一给定的基础结构上形成一绝缘膜；在该绝缘膜上形成一些导电布线；在所得结构上形成均厚层间绝缘膜；再在其上形成第一光刻胶膜图形；在第一光刻胶膜图形的侧壁形成牺牲膜调距层；在牺牲膜调距层之间的层间绝缘膜上形成第二光刻胶膜图形；以及依次去掉牺牲膜调距层，及所露出的层间绝缘膜的区域，形成接触孔，露出导电布线。其结果，改善了半导体器件的工作可靠性、生产率以及器件的高度集成化。

8. 发明申请

WO9830913A3 A FIDUCIAL FOR ALIGNING AN INTEGRATED CIRCUIT DIE 审中-公开
标题翻译：用于整合集成电路的一种方法
公开(公告)号：WO9830913A3
公开(公告)日：1998-10-01
申请号：PCT/US9722690
申请日：1997-12-11
申请人： INTEL CORP
发明人： WINER PAUL GEORGE , LIVENGOOD RICHARD H
IPC分类号： H01L23/544 , G01R
CPC分类号： H01L23/544 , H01L2223/5442 , H01L2223/54473 , H01L2223/5448 , H01L2924/0002 , Y10S148/102 , Y10S438/975 , H01L2924/00
摘要： In one embodiment, the fiducial is configured to be exposed by laser chemical etching through a silicon substrate through the back side of a C4 packaged integrated circuit die. The presently described fiducial includes floating diffusion regions disposed in the substrate. An oxide layer free of metal contacts is disposed over the diffusion regions within the fiducial region of the integrated circuit. A metal pattern layer is disposed beneath the oxide layer to provide alignment information. The metal pattern layer is configured to be visible through the oxide layer after the silicon substrate has been removed from the fiducial region. A light block is disposed between the metal pattern layer and an underlying epoxy underfill layer to minimize the risk of an excessive amount of light from being exposed to the underlying epoxy layer, which minimizes the risk of the epoxy layer from damaging the integrated circuit from excessive light exposure. Since the presently described fiducial does not include any contacts in the oxide layer, the additional step of utilizing a focus ion beam mill is no longer necessary and the presently described fiducial therefore only needs to be etched with a laser chemical etcher to be exposed. 00000
摘要翻译：在一个实施例中，基准被配置为通过激光化学蚀刻通过硅衬底通过C4封装的集成电路管芯的背面暴露。目前描述的基准包括设置在基板中的浮动扩散区域。没有金属触点的氧化物层设置在集成电路的基准区域内的扩散区域上。金属图案层设置在氧化物层下方以提供对准信息。在从基准区域移除硅衬底之后，金属图案层被配置为通过氧化物层可见。光块被布置在金属图案层和下面的环氧底层填充层之间以最小化暴露于下面的环氧树脂层的过量光的风险，这使得环氧树脂层不会损害集成电路的风险过大曝光由于目前描述的基准不包括氧化物层中的任何接触，所以不再需要利用聚焦离子束研磨机的附加步骤，因此目前描述的基准仅需要用激光化学蚀刻剂进行蚀刻来暴露。 00000

9. 发明申请

WO1994020982A1 SELF-ALIGNED THIN-FILM TRANSISTOR CONSTRUCTED USING LIFT-OFF TECHNIQUE 审中-公开
标题翻译：使用提升关闭技术构建的自对准薄膜晶体管
公开(公告)号：WO1994020982A1
公开(公告)日：1994-09-15
申请号：PCT/US1994001737
申请日：1994-02-24
申请人： GENERAL ELECTRIC COMPANY
发明人： GENERAL ELECTRIC COMPANY , POSSIN, George, Edward , KWASNICK, Robert, Forrest
IPC分类号： H01L21/336
CPC分类号： H01L29/66765 , H01L21/0274 , Y10S148/10 , Y10S148/102 , Y10S148/105
摘要： A thin-film field-effect transistor is fabricated by forming an electrically insulative island (23) between the source and the drain. A cap (61) is formed on the island with a brim that overhangs the island. A layer of source-drain metal (64, 65), which will subsequently constitute the source and drain contacts, is then deposited upon the source, the drain, and the cap (61), but the overhang creates an exposed region which can be attacked by an etchant. When the etchant is applied, it etches away the cap (61), thereby lifting off the source-drain metal (64, 65) which coated the cap, leaving the fully formed source and drain contacts separated by the island.
摘要翻译：通过在源极和漏极之间形成电绝缘岛（23）来制造薄膜场效应晶体管。在岛上形成一个帽（61），其上有一个悬垂在岛上的边缘。随后将构成源极和漏极接触的源极 - 漏极金属层（64,65）沉积在源极，漏极和帽（61）上，但是突出部形成暴露的区域，该区域可以是被腐蚀剂攻击。当施加蚀刻剂时，其蚀刻掉盖（61），从而提起涂覆盖的源极 - 漏极金属（64,65），留下由岛隔开的完全形成的源极和漏极接触。

10. 发明申请

WO1998030913A2 A FIDUCIAL FOR ALIGNING AN INTEGRATED CIRCUIT DIE 审中-公开
标题翻译：用于对齐集成电路的一种方法
公开(公告)号：WO1998030913A2
公开(公告)日：1998-07-16
申请号：PCT/US1997022690
申请日：1997-12-11
申请人： INTEL CORPORATION
发明人： INTEL CORPORATION , WINER, Paul, George , LIVENGOOD, Richard, H.
IPC分类号： G01R00/00
CPC分类号： H01L23/544 , H01L2223/5442 , H01L2223/54473 , H01L2223/5448 , H01L2924/0002 , Y10S148/102 , Y10S438/975 , H01L2924/00
摘要： In one embodiment, the fiducial is configured to be exposed by laser chemical etching through a silicon substrate through the back side of a C4 packaged integrated circuit die. The presently described fiducial includes floating diffusion regions disposed in the substrate. An oxide layer free of metal contacts is disposed over the diffusion regions within the fiducial region of the integrated circuit. A metal pattern layer is disposed beneath the oxide layer to provide alignment information. The metal pattern layer is configured to be visible through the oxide layer after the silicon substrate has been removed from the fiducial region. A light block is disposed between the metal pattern layer and an underlying epoxy underfill layer to minimize the risk of an excessive amount of light from being exposed to the underlying epoxy layer, which minimizes the risk of the epoxy layer from damaging the integrated circuit from excessive light exposure. Since the presently described fiducial does not include any contacts in the oxide layer, the additional step of utilizing a focus ion beam mill is no longer necessary and the presently described fiducial therefore only needs to be etched with a laser chemical etcher to be exposed.
摘要翻译：在一个实施例中，基准被配置为通过激光化学蚀刻通过硅衬底通过C4封装集成电路管芯的背面进行暴露。目前描述的基准包括设置在基板中的浮动扩散区域。没有金属触点的氧化物层设置在集成电路的基准区域内的扩散区域上。金属图案层设置在氧化物层下方以提供对准信息。金属图案层被配置为在硅基板从基准区域移除之后通过氧化物层是可见的。光块被布置在金属图案层和下面的环氧底层填充层之间以最小化暴露于下面的环氧树脂层的过量光的风险，这使得环氧树脂层不会损害集成电路的风险过大曝光。由于目前描述的基准点不包括氧化物层中的任何接触，所以不再需要利用聚焦离子束磨机的附加步骤，因此目前描述的基准仅需要用激光化学蚀刻器进行蚀刻来暴露。

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