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1. 发明公开

CN102844987A 流水线式A／D转换器和A／D转换方法、以及动态式差动放大器失效
公开(公告)号：CN102844987A
公开(公告)日：2012-12-26
申请号：CN201080064684.1
申请日：2010-10-04
申请人：国立大学法人东京工业大学
发明人：松泽昭 , 宫原正也
IPC分类号： H03M1/14 , H03F3/45 , H03M1/44
CPC分类号： H03M1/165
摘要： A型转换电路将输入电压与多个阈值电压比较，判定其属于多个段的哪一段，生成夹着输入电压所属的段的第1电压和第2电压。A型转换电路通过以预定的公共电压为基准放大第1电压与输入电压的差分来生成第3电压。此外，通过以公共电压为基准放大第2电压与输入电压的差分来生成第4电压。B型转换电路将第3电压与第4电压间分割成多个段，判定公共电压属于多个段的哪一段。然后生成夹着公共电压所属的段的第5电压和第6电压。B型转换电路通过以公共电压为基准放大第5电压与公共电压的差分来生成第7电压（次级的第3电压），通过以公共电压为基准放大第6电压与公共电压的差分来生成第8电压。

2. 发明授权

CN100533985C 最小系统开销误差校正的管线式模拟数字转换器及其方法有权
公开(公告)号：CN100533985C
公开(公告)日：2009-08-26
申请号：CN200610129196.X
申请日：2006-09-08
申请人：瑞昱半导体股份有限公司
发明人：林嘉亮
IPC分类号： H03M1/12
CPC分类号： H03M1/0695 , H03M1/165 , H03M1/167
摘要：本发明是提供一种管线式ADC，而实施N级管线式ADC的硬件上最有效的方式为其第一(N-1)级使用(G+1)层级ADC-DAC，并为最终级使用(2·G-1)层级ADC，于此G为级间增益。关于使用(G+1)层级ADC-DAC的第一(N-1)级，此(G+1)层级是均匀地分配在-(G-1)/G与(G-1)/G之间，包含-(G-1)/G与(G-1)/G。在两个邻近层级之间的间距为2(G-1)/G2。关于使用(2·G-1)层级ADC的最终级，(2·G-1)层级是均匀地分配在-(G-1)/G与(G-1)/G之间，包含-(G-1)/G与(G-1)/G，且在两个邻近的层级之间的间距为1/G。

3. 发明授权

CN102844987B 流水线式A/D转换器和A/D转换方法、以及动态式差动放大器失效
公开(公告)号：CN102844987B
公开(公告)日：2015-09-02
申请号：CN201080064684.1
申请日：2010-10-04
申请人：国立大学法人东京工业大学
发明人：松泽昭 , 宫原正也
IPC分类号： H03M1/14 , H03F3/45 , H03M1/44
CPC分类号： H03M1/165
摘要： A型转换电路将输入电压与多个阈值电压比较，判定其属于多个段的哪一段，生成夹着输入电压所属的段的第1电压和第2电压。A型转换电路通过以预定的公共电压为基准放大第1电压与输入电压的差分来生成第3电压。此外，通过以公共电压为基准放大第2电压与输入电压的差分来生成第4电压。B型转换电路将第3电压与第4电压间分割成多个段，判定公共电压属于多个段的哪一段。然后生成夹着公共电压所属的段的第5电压和第6电压。B型转换电路通过以公共电压为基准放大第5电压与公共电压的差分来生成第7电压（次级的第3电压），通过以公共电压为基准放大第6电压与公共电压的差分来生成第8电压。

4. 发明公开

CN101164238A 闪速A/D转换器无效
公开(公告)号：CN101164238A
公开(公告)日：2008-04-16
申请号：CN200680009592.7
申请日：2006-03-20
申请人： NXP股份有限公司
发明人：本·格利森 , 亨德里克·范·德尔·普勒格
IPC分类号： H03M1/06
CPC分类号： H03M1/0682 , H03M1/0665 , H03M1/165 , H03M1/365 , H03M1/682
摘要：本发明涉及一种闪速模拟到数字转换器，该转换器包括：电阻参考梯级电路；一组比较器，用于将模拟输入信号与梯级电路的参考电压进行比较，以给出代表了输入信号的粗糙量化结果的数字码；一组开关，该组开关与参考梯级电路相连并且由所述数字码控制，以给出输入信号的粗糙量化结果的模拟表达；用于由所述粗糙量化结果的模拟表达和由输入信号得出一个或多个残余信号的装置；和精细模拟到数字转换器级，用于生成代表了一个或多个残余信号的精细量化结果的数字码。为了使所需开关的数量最小，针对一个残余信号的每个选择器在粗糙量化结果的两个值中选择梯级电路的一半电压，并且在粗糙量化结果到达它的中值时，由交叉开关将针对所述残余信号的两个选择器的输出信号颠倒过来。

5. 发明公开

CN1929312A 具有最小系统开销数字误差校正的管线式模拟数字转换器有权
公开(公告)号：CN1929312A
公开(公告)日：2007-03-14
申请号：CN200610129196.X
申请日：2006-09-08
申请人：瑞昱半导体股份有限公司
发明人：林嘉亮
IPC分类号： H03M1/12
CPC分类号： H03M1/0695 , H03M1/165 , H03M1/167
摘要：本发明是提供一种管线式ADC，而实施N级管线式ADC的硬件上最有效的方式为其第一(N－1)级使用(G+1)层级ADC－DAC，并为最终级使用(2·G－1)层级ADC，于此G为级间增益。关于使用(G+1)层级ADC－DAC的第一(N－1)级，此(G+1)层级是均匀地分配在－(G－1)/G与(G－1)/G之间，包含－(G－1)/G与(G－1)/G。在两个邻近层级之间的间距为2(G－1)/G2。关于使用(2·G－1)层级ADC的最终级，(2·G－1)层级是均匀地分配在－(G－1)/G与(G－1)/G之间，包含－(G－1)/G与(G－1)/G，且在两个邻近的层级之间的间距为1/G。

6. 发明授权

CN1871774B 双残余流水线型AD转换器失效转让
公开(公告)号：CN1871774B
公开(公告)日：2011-03-16
申请号：CN200480031077.X
申请日：2004-10-18
申请人： NXP股份有限公司
发明人：亨德里克·范德普勒格
IPC分类号： H03M1/16
CPC分类号： H03M1/165 , H03M1/14
摘要：一种双残余流水线型AD转换器，包括级联的、优选平衡的开关电容器双残余转换器级，用于从第一和第二残余输入信号产生一个或多个位以及用于施加到级联中的下一级的第一和第二残余输出信号。优选地，第一和第二残余输入信号对输入电容器充电，随后借助于运算放大器将其电荷传输到输出电容器。该开关电容器结构允许补偿运算放大器的DC偏置电压。该开关电容器结构还允许实现1，5位转换器级。

7. 发明公开

CN1871774A 双残余流水线型AD转换器失效转让
公开(公告)号：CN1871774A
公开(公告)日：2006-11-29
申请号：CN200480031077.X
申请日：2004-10-18
申请人：皇家飞利浦电子股份有限公司
发明人：亨德里克·范德普勒格
IPC分类号： H03M1/16
CPC分类号： H03M1/165 , H03M1/14
摘要：一种双残余流水线型AD转换器，包括级联的、优选平衡的开关电容器双残余转换器级，用于从第一和第二残余输入信号产生一个或多个位以及用于施加到级联中的下一级的第一和第二残余输出信号。优选地，第一和第二残余输入信号对输入电容器充电，随后借助于运算放大器将其电荷传输到输出电容器。该开关电容器结构允许补偿运算放大器的DC偏置电压。该开关电容器结构还允许实现1，5位转换器级。

8. 发明公开

EP1940031A2 A/D conversion circuit 审中-公开
标题翻译： AD Wandlerschaltung
公开(公告)号：EP1940031A2
公开(公告)日：2008-07-02
申请号：EP08153082.6
申请日：2003-10-21
申请人： Fujitsu Limited
发明人： Shimizu, Yoshiaki c/o FUJITSU VLSI LIMITED , Suzuki, Hisao c/o FUJITSU VLSI LIMITED , Ito, Kenji c/o FUJITSU VLSI LIMITED , Kijima, Masashi c/o FUJITSU VLSI LIMITED
IPC分类号： H03M1/68 , H03M1/16 , H03M1/42 , H03M1/36 , H03M1/76
CPC分类号： H03M1/0675 , H03M1/08 , H03M1/165 , H03M1/168 , H03M1/366 , H03M1/42 , H03M1/765
摘要： A D/A conversion circuit for performing D/A conversion at high speeds. The D/A conversion circuit 21 includes a resistor string including a plurality of resistor elements R0 to R15 connected between a low-potential power supply VRL and a high-potential power supply VRH. A plurality of first switch groups SW0 to SW15 are connected to the connection nodes between the resistor elements R0 to R15 for selectively outputting voltages V0 to V15 at the connection nodes. The outputs of the switches of the first switch groups are connected in common to a corresponding one of the nodes N0 to N3. The plurality of nodes are connected to an output terminal OUT of the D/A conversion circuit 21 via a second switch group SWA1 to SWD1. Predetermined switches SW1, SW5, SW9 and SW13 of the first switch groups are connected in parallel to third switches SWA2 to SWD2 to apply voltages V1, V5, V9 and V13 to the nodes N0 to N3.
摘要翻译：电源VEH和VRL之间的电压由电阻元件R21至R2分压，使得参考电压V21，V22和V23由电阻元件串划分的电压定义。参考电压V22被输入到比较器CMP1，参考电压V21经由第一开关SW21输入到比较器CMP2，并且参考电压V23经由第二开关SW22被输入到比较器CMP2。比较器CMP1确定输入电压VIN是否低于或高于参考电压V22，并且基于确定结果经由反相器电路27输出高位位信号D1。比较器CMP2确定输入电压VIN是否低于或高于参考电压V21或V23，并且基于确定结果输出低位位信号D0。

9. 发明公开

EP1370001A2 Interpolation circuit having a conversion error correction range for higher-order bits and A/D conversion circuit utilizing the same 有权
标题翻译：内插用Korrektionsbereich在高位比特转换错误，A / D转换器电路具有这样的电路
公开(公告)号：EP1370001A2
公开(公告)日：2003-12-10
申请号：EP03253461.2
申请日：2003-06-03
申请人： FUJITSU LIMITED
发明人： Nakamoto, Hiroyuki, c/o Fujitsu Limited
IPC分类号： H03M1/16
CPC分类号： H03M1/165 , H03M1/365
摘要： An interpolation circuit for generating interpolated and extrapolated differential voltages from first and second differential input voltages, comprises first (A) and second (B) differential amplifiers for inputting the first and second differential input voltages, respectively, and for generating a differential output voltage respectively between their inverted output terminal (AN, BN) and their respective non-inverted terminal (AP, BP). The interpolation circuit further comprises a first voltage dividing element array (NT1) disposed between the non-inverted output terminals (AP, BP) of the first and second differential amplifiers, and a second voltage dividing element array (NT2) disposed between the inverted output terminals (AN, BN) of the first and second differential amplifiers, so that the interpolated differential voltages are generated from nodes (n1, n2, n3) in the first voltage dividing element array (NT1) and nodes (n4, n5, n6) in the second voltage dividing element array (NT2). The interpolation circuit further comprises a third voltage dividing element array (NT1) disposed between the inverted output terminal (AN) of the first differential amplifier (A) and the non-inverted output terminal (BP) of the second differential amplifier (B), so that at least a pair of extrapolated differential voltages are generated from nodes (n10, n12) in the third voltage dividing element array (NT3).
摘要翻译：为内插电路生成插值和从第一和第二差分输入电压外推差分电压，包括：第一（A）和用于分别输入第一和第二差分输入电压，第二（B）差分放大器，以及用于分别产生差分输出电压反相输出端（AN，BN）和其respectivement非反相端子（AP，BP）之间的。内插电路还包括在所述反相输出之间设置在第一和第二差分放大器的非反相输出端（AP，BP）之间布置的第一分压元件阵列（NT1），和一个第二分压元件阵列（NT2）端子与第一和第二差分放大器的（AN，BN），所以没插值差分电压从节点（N1，N2，N3）中的第一分压元件阵列（NT1）和节点生成（N4，N5，N6）第二分压元件阵列（NT2）英寸内插电路还包括一第三分压反相输出端的第一差分放大器的（AN）（A）和所述非反相输出端输出第二差分放大器的（BP）（B）之间设置元件阵列（NT1）所以也至少一对差分外推电压的从第三分压元件阵列（NT3）中的节点（N10，N12）生成。

10. 发明申请

WO2019090416A1 ANALOG-TO-DIGITAL CONVERTER AND CONTROL METHOD THEREOF 审中-公开
公开(公告)号：WO2019090416A1
公开(公告)日：2019-05-16
申请号：PCT/CA2018/051367
申请日：2018-10-29
申请人： HUAWEI TECHNOLOGIES CANADA CO., LTD. , THE GOVERNING COUNCIL OF THE UNIVERSITY OF TORONTO
发明人： WANG, Luke , CHAN CARUSONE, Anthony , LACROIX, Marc-Andre
IPC分类号： H03M1/12 , H03M13/27 , H04L1/20
CPC分类号： H03M1/165 , H03H17/0248 , H03M1/002 , H03M1/007 , H03M1/08 , H03M1/1215 , H03M1/361 , H03M3/414 , H03M3/458
摘要： The present disclosure relates to an analog-to-digital converter (ADC) and a method for controlling an ADC. The ADC includes a plurality of quantization levels for analog-to-digital conversion. The ADC is adapted for utilizing a subset of the plurality of quantization levels for analog-to-digital signal conversion. The subset is formed by selecting at least one level to be deactivated using a greedy search method and deactivating the at least one level. The method includes using a subset of the plurality of quantization levels for analog-to-digital signal conversion, the subset being formed by selecting at least one level to be deactivated using a greedy search method and deactivating the at least one level.

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