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1. 发明公开

CN104734672A 时钟信号控制器有权
公开(公告)号：CN104734672A
公开(公告)日：2015-06-24
申请号：CN201310717347.3
申请日：2013-12-23
申请人：国际商业机器公司
发明人：何艳 , 何鸥 , 赵薇
IPC分类号： H03K5/00
CPC分类号： H03K5/135 , H03K5/05 , H03K5/134 , H03K2005/00019 , H03K2005/00221 , H03K2005/00234
摘要：本发明实施例提供时钟信号控制器，其包括：第一晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第一连接点，栅极连接到第一时钟信号输入端；第二晶体管，其源极和漏极中的一个连接到第一连接点，另一个连接到参考电平，栅极连接到第一时钟信号输入端；第三晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端；和第四晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端。采用本发明的技术方案，可以对不同步的两个时钟信号进行同步。

2. 发明授权

CN101867368B 时钟数据恢复电路和倍频时钟生成电路失效
公开(公告)号：CN101867368B
公开(公告)日：2012-12-05
申请号：CN201010164469.0
申请日：2010-04-13
申请人：索尼公司
发明人：菊池秀和 , 诸桥英雄 , 田中智一
IPC分类号： H03L7/08 , H03K3/02
CPC分类号： H03L7/091 , H03K5/131 , H03K2005/00065 , H03K2005/00221 , H03L7/0807 , H03L7/081 , H03L7/087 , H03L7/0891 , H03L7/0898 , H04L7/033
摘要：在此公开了时钟数据恢复电路，包括：第一相位检测器；环路滤波器；电荷泵；压控振荡器；第二相位检测器；相位校正信息产生部分；以及相位校正信息添加部分。

3. 发明公开

CN101867368A 时钟数据恢复电路和倍频时钟生成电路失效
公开(公告)号：CN101867368A
公开(公告)日：2010-10-20
申请号：CN201010164469.0
申请日：2010-04-13
申请人：索尼公司
发明人：菊池秀和 , 诸桥英雄 , 田中智一
IPC分类号： H03L7/08 , H03K3/02
CPC分类号： H03L7/091 , H03K5/131 , H03K2005/00065 , H03K2005/00221 , H03L7/0807 , H03L7/081 , H03L7/087 , H03L7/0891 , H03L7/0898 , H04L7/033
摘要：在此公开了时钟数据恢复电路，包括：第一相位检测器；环路滤波器；电荷泵；压控振荡器；第二相位检测器；相位校正信息产生部分；以及相位校正信息添加部分。

4. 发明公开

CN109104170A 一种自适应宽频带数字时钟插值器单元有权
公开(公告)号：CN109104170A
公开(公告)日：2018-12-28
申请号：CN201810967331.0
申请日：2018-08-23
申请人：上海奥令科电子科技有限公司
发明人：杨海峰 , 王昕宇
IPC分类号： H03K5/00
CPC分类号： H03K5/00 , H03K2005/00221
摘要：本发明公开了一种自适应宽频带数字时钟插值器单元。包括时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路，通过自适应调节插值器单元的电流大小和负载电容大小，从而选出最合适电流和电容保证插值器高精度相位插值，本申请的自适应特点保证了插值器可以在宽频带输入也能保证进行高精度相位插值，同时由于自适应调整特性选择了合理的电容和电流，因而插值器的延时尽可能的小，可以应用于对延时要求比较高的场合。

5. 发明授权

CN104734672B 时钟信号控制器有权
公开(公告)号：CN104734672B
公开(公告)日：2018-04-17
申请号：CN201310717347.3
申请日：2013-12-23
申请人：国际商业机器公司
发明人：何艳 , 何鸥 , 赵薇
IPC分类号： H03K5/00
CPC分类号： H03K5/135 , H03K5/05 , H03K5/134 , H03K2005/00019 , H03K2005/00221 , H03K2005/00234
摘要：本发明实施例提供时钟信号控制器，其包括：第一晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第一连接点，栅极连接到第一时钟信号输入端；第二晶体管，其源极和漏极中的一个连接到第一连接点，另一个连接到参考电平，栅极连接到第一时钟信号输入端；第三晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端；和第四晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端。采用本发明的技术方案，可以对不同步的两个时钟信号进行同步。

6. 发明授权

EP0292641B1 Output buffer of MOS semiconductor integrated circuit 失效
标题翻译：输出缓冲器，用于MOS半导体集成电路。
公开(公告)号：EP0292641B1
公开(公告)日：1994-05-18
申请号：EP88101710.7
申请日：1988-02-05
申请人： KABUSHIKI KAISHA TOSHIBA , Toshiba Micro-Computer Engineering Corporation
发明人： Kinugasa, Masanori c/o Patent Division , Shimazaki, Kenichiro , Tanaka, Fuminari c/o Patent Division
IPC分类号： H01L27/02 , H01L23/52 , H03K19/094
CPC分类号： H03K19/00361 , H01L23/528 , H01L27/11898 , H01L2924/0002 , H03K5/133 , H03K2005/00221 , H01L2924/00

7. 发明申请

WO2007114379A1 可変遅延回路、試験装置および電子デバイス审中-公开
标题翻译：可变延迟电路，测试装置和电子设备
公开(公告)号：WO2007114379A1
公开(公告)日：2007-10-11
申请号：PCT/JP2007/057240
申请日：2007-03-30
申请人：株式会社アドバンテスト , 蓮見卓也 , 須田昌克 , 須藤訓
发明人：蓮見卓也 , 須田昌克 , 須藤訓
IPC分类号： H03K5/13 , G01R31/3183 , H03K5/12
CPC分类号： G01R31/31727 , G01R31/31725 , G01R31/31922 , G01R31/31937 , H03K5/133 , H03K2005/00032 , H03K2005/00078 , H03K2005/00215 , H03K2005/00221
摘要：　入力信号を指定された遅延時間遅延させた出力信号を出力する可変遅延回路であって、遅延時間の設定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、電流制御用ＭＯＳトランジスタのソース－ドレインと並列に接続され、ドレイン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を当該可変遅延回路の出力端子との間に流すことにより、出力信号を出力電流に応じた時間遅延して出力する遅延素子とを備える可変遅延回路を提供する。
摘要翻译：一种可变延迟电路，用于提供通过将输入信号延迟指定的延迟时间而获得的输出信号。可变延迟电路包括延迟控制部分，其根据延迟时间的设定值提供控制电压; 电流控制MOS晶体管，其在其栅极处接收控制电压，并根据控制电压提供漏极电流; 校正部分并联连接到电流控制MOS晶体管的源极 - 漏极，并且在正常使用范围内提供随着漏极电流增加大于预定边界电流的范围而简单地减小的校正电流的漏极电流; 以及延迟元件，在输出信号的信号值根据输入信号变化的情况下，使通过将补偿电流加到漏极电流而获得的输出信号在延迟元件和可变延迟电路的输出端子，从而根据输出电流提供延迟一段时间的输出信号。

8. 发明申请

WO2006083555A2 DIGITALLY PROGRAMMABLE DELAY CIRCUIT WITH PROCESS POINT TRACKING 审中-公开
标题翻译：具有过程点跟踪的数字可编程延迟电路
公开(公告)号：WO2006083555A2
公开(公告)日：2006-08-10
申请号：PCT/US2006/001727
申请日：2006-01-19
申请人： TIMELAB CORPORATION , CARLEY, Adam, L. , ALLEN, Daniel, J. , MANDRY, James, E.
发明人： CARLEY, Adam, L. , ALLEN, Daniel, J. , MANDRY, James, E.
IPC分类号： H03K17/296
CPC分类号： H03K5/133 , H03K2005/00065 , H03K2005/00221
摘要： A digitally programmable delay circuit comprising a plurality of transistors connected in parallel with each other and to a line carrying a signal having an edge to be delayed. One or more of the transistors are selected by a delay control signal to impose a delay amount to the edge, wherein the delay control signal is based on a desired delay amount and a measure of instantaneous process, voltage and temperature conditions of an integrated circuit in which the plurality of transistors are implemented. A selector circuit is responsive to the delay control signal and converts the delay control signal into one or more transistor selection signals to activate one or more of the plurality of transistors. The plurality of transistors may comprise a first sub-circuit having a plurality of transistors of a first type (e.g., P- type) connected in parallel with each other in a ladder configuration, and a second sub-circuit comprising a plurality of transistors of a second type (e.g., N-type) connected in parallel with each other and in a ladder configuration. The overall delay imposed on the edge after it has passed through both sub-circuits has delay contributions from both types of transistors. The delay circuit may have enhanced performance because of finer delay control granularity by providing a first circuit stage that comprises a plurality of transistors for relatively fine delay adjustment to the edge and a second circuit stage that comprises a plurality of transistors for relatively coarse delay adjustment to the edge. A combination of one or more of the transistors in the first and second circuit stages may be selected to produce numerous steps or increments of delay adjustability.
摘要翻译：一种数字可编程延迟电路，包括彼此并联连接的多个晶体管以及承载具有待延迟边缘的信号的线。通过延迟控制信号选择一个或多个晶体管，以对边缘施加延迟量，其中延迟控制信号基于期望的延迟量和集成电路的瞬时过程，电压和温度条件的测量多个晶体管被实现。选择器电路响应延迟控制信号并将延迟控制信号转换成一个或多个晶体管选择信号以激活多个晶体管中的一个或多个。多个晶体管可以包括具有第一类型（例如，P型）的多个晶体管的第一子电路，其以梯形配置彼此并联连接，第二子电路包括多个晶体管，第二类型（例如，N型），彼此并联并且以梯形结构连接。在通过两个子电路之后施加在边缘上的总体延迟具有来自两种类型的晶体管的延迟贡献。延迟电路可以通过提供包括多个用于对边缘进行相对精细的延迟调整的多个晶体管的第一电路级，由于更精细的延迟控制粒度而具有增强的性能，第二电路级包括用于相对粗略延迟调整的多个晶体管边缘。可以选择第一和第二电路级中的一个或多个晶体管的组合以产生许多延迟可调性的步骤或增量。

9. 发明申请

WO2006083555A3 DIGITALLY PROGRAMMABLE DELAY CIRCUIT WITH PROCESS POINT TRACKING 审中-公开
标题翻译：具有过程点跟踪的数字可编程延迟电路
公开(公告)号：WO2006083555A3
公开(公告)日：2006-11-23
申请号：PCT/US2006001727
申请日：2006-01-19
申请人： TIMELAB CORP , CARLEY ADAM L , ALLEN DANIEL J , MANDRY JAMES E
发明人： CARLEY ADAM L , ALLEN DANIEL J , MANDRY JAMES E
IPC分类号： H03K17/296
CPC分类号： H03K5/133 , H03K2005/00065 , H03K2005/00221
摘要： A digitally programmable delay circuit comprising a plurality of transistors connected in parallel with each other and to a line carrying a signal having an edge to be delayed.
摘要翻译：一种数字可编程延迟电路，包括彼此并联连接的多个晶体管以及承载具有待延迟边缘的信号的线。

10. 发明申请

WO2009016704A1 可変遅延回路、可変遅延回路制御方法及び入出力回路审中-公开
标题翻译：可变延迟电路，可变延迟电路控制方法，输入和输出电路
公开(公告)号：WO2009016704A1
公开(公告)日：2009-02-05
申请号：PCT/JP2007/064801
申请日：2007-07-27
申请人：富士通株式会社 , 西山龍一 , 柴山直也
发明人：西山龍一 , 柴山直也
IPC分类号： H03K5/13 , G01R31/26
CPC分类号： H03L7/087 , H03K5/133 , H03K2005/00032 , H03K2005/00058 , H03K2005/00071 , H03K2005/00104 , H03K2005/00221 , H03L7/0814
摘要：　基準信号が入力されると共に該入力に遅延を与えた第１遅延信号を出力する第１遅延部と、第１遅延部と同一の構成を有し、基準信号が入力されると共に該入力に遅延を与えた第２遅延信号を出力する第２遅延部と、第１遅延部又は第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定部と、第１遅延信号と第２遅延信号との位相関係を判定する第１位相判定部と、第１位相判定部による位相判定結果に基づいて、第１遅延部の遅延時間と第２遅延部の遅延時間との差が所定値になるように、第１遅延部又は第２遅延部に対して同一の駆動能力を設定する駆動能力設定部とを備えた。
摘要翻译：可变延迟电路包括：第一延迟单元，参考信号被输入到该第一延迟单元，并且输出给输入延迟的第一延迟信号;第二延迟单元，具有与第一延迟单元相同的结构，参考信号输出给输入延迟的第二延迟信号;第一内容负载设定单元，用于在第一延迟单元和第二延迟单元之一中设置与另一个尺寸不同的内容负载，第一相位确定单元，用于确定第一延迟信号和第二延迟信号之间的相位关系，以及驱动性能设置单元，用于将相同的驱动性能设置到第一延迟单元或第二延迟单元，使得延迟时间并且第二延迟单元的延迟时间被设置为基于由第一相位确定单元提供的相位确定结果的预定值。

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