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1. 发明公开

CN101874349A 耐高压输入/输出接口电路无效复审申请
公开(公告)号：CN101874349A
公开(公告)日：2010-10-27
申请号：CN200880117536.4
申请日：2008-03-27
申请人：艾格瑞系统有限公司
发明人： E·B·哈里斯 , 梁济材
IPC分类号： H03K19/003 , H03K19/0944 , H03K19/0175
CPC分类号： H03K19/017518 , H03K19/00361 , H03K19/09448
摘要：提供用在耐高压应用中的IO接口电路。该IO接口电路包括信号焊盘和至少第一寄生双极晶体管，该第一寄生双极晶体管具有适于连接到该接口电路的返回电压的发射极、适于接收第一控制信号的基极、和在开路集电极配置中被直接连接到该信号焊盘的集电极。该接口电路进一步包括被耦联到该寄生双极晶体管并被操作来产生该第一控制信号的MOS控制电路。该IO接口电路可以进一步包括被连接在该接口电路的电源电压和该信号焊盘之间的有源上拉电路。

2. 发明授权

CN1144368C 驱动电路失效转让
公开(公告)号：CN1144368C
公开(公告)日：2004-03-31
申请号：CN99809557.5
申请日：1999-08-02
申请人：印芬龙科技股份有限公司
发明人：马丁·格勒普尔 , 迪尔克·基拉特 , 奥德温·哈泽 , 海因茨·韦克尔
IPC分类号： H03K19/003 , H03K17/082 , H03K19/0944 , H03K19/0175
CPC分类号： H03K19/00315 , H03K19/017518 , H03K19/09448
摘要：本发明涉及一种驱动电路，该驱动电路具有一个驱动控制部分、一个第一和第二驱动晶体管和一个限流机构。为实现对流经第一驱动晶体管的电流的限制，限流机构对在第一驱动晶体管的控制端口上的电压进行控制。通过限流机构的调节输入端，限流机构的工作点通过反馈与有待驱动的负载进行适配。本发明的另一实施方式涉及一种驱动电路，其中一个驱动晶体管是MOS场效应晶体管并且另一驱动晶体管是双极晶体管，从而使两个驱动晶体管的二极管在电源电压断开时，根据加在驱动电路输出端上的电压截止或导通。

3. 发明公开

CN1315079A 驱动电路失效转让
公开(公告)号：CN1315079A
公开(公告)日：2001-09-26
申请号：CN99809557.5
申请日：1999-08-02
申请人：印芬龙科技股份有限公司
发明人：马丁·格勒普尔 , 迪尔克·基拉特 , 奥德温·哈泽 , 海因茨·韦克尔
IPC分类号： H03K19/003 , H03K17/082 , H03K19/0944 , H03K19/0175
CPC分类号： H03K19/00315 , H03K19/017518 , H03K19/09448
摘要：本发明涉及一种驱动电路,该驱动电路具有一个驱动控制部分、一个第一和第二驱动晶体管和一个限流机构。为实现对流经第一驱动晶体管的电流的限制,限流机构对在第一驱动晶体管的控制端口上的电压进行控制。通过限流机构的调节输入端,限流机构的工作点通过反馈与有待驱动的负载进行适配。本发明的另一实施方式涉及一种驱动电路,其中一个驱动晶体管是MOS场效应晶体管并且另一驱动晶体管是双极晶体管,从而使两个驱动晶体管的二极管在电源电压断开时,根据加在驱动电路输出端上的电压截止或导通。

4. 发明公开

CN1184380A 集成电路或记新技术无效
公开(公告)号：CN1184380A
公开(公告)日：1998-06-10
申请号：CN96117362.9
申请日：1996-12-06
申请人：张宗雪
发明人：张宗雪
IPC分类号： H03K19/00
CPC分类号： H03K19/09448 , H03K3/355
摘要：本发明是划时代集成电路或记新技术。其特征:(1)只用一个或型或记门就能构成全新的RS触发器和单稳态触发器,和原技术比具有节省大量元件和内部联线、速度高、功耗低、可靠性高等优点。(2)BiCMOS稳记新技术能使大规模集成电路大大简化和优化。(3)R,C不变,可用电平直接控制单稳态触发器暂记时间和脉冲振荡器频率在很大范围内变化。(4)一件具有特多功能新器件可大大减少集成电路品种、用途广、使用方便灵活。本发明必将使集成电路产生巨大变革。

5. 发明申请

WO1997020389A1 LOW VOLTAGE LOGIC CIRCUIT 审中-公开
标题翻译：低电压逻辑电路
公开(公告)号：WO1997020389A1
公开(公告)日：1997-06-05
申请号：PCT/IB1996001123
申请日：1996-10-21
申请人： PHILIPS ELECTRONICS N.V. , PHILIPS NORDEN AB
发明人： PHILIPS ELECTRONICS N.V. , PHILIPS NORDEN AB , MARTIN, Brian, C.
IPC分类号： H03K17/04
CPC分类号： H03K19/09448 , H03K19/013
摘要： A BiCMOS logic circuit having greater drive and speed at low voltage is provided. The logic circuit includes a switching device (N1) which allows the pull-down device (Q2) of the logic circuit to be driven directly by an input signal without first having to switch a MOS device. The switching device (N1) conducts current between the input terminal (412) of the logic device and the pull-down device (Q2) when the output signal equals a certain value.
摘要翻译：提供了具有较低驱动和低速电压的BiCMOS逻辑电路。逻辑电路包括开关装置（N1），其允许逻辑电路的下拉装置（Q2）直接由输入信号驱动，而不必首先切换MOS装置。当输出信号等于某一值时，开关装置（N1）在逻辑装置的输入端（412）和下拉装置（Q2）之间传导电流。

6. 发明申请

WO1991018448A1 BiCMOS DIGITAL DRIVER CIRCUIT 审中-公开
标题翻译： BiCMOS数字驱动电路
公开(公告)号：WO1991018448A1
公开(公告)日：1991-11-28
申请号：PCT/US1991003192
申请日：1991-05-08
申请人： SIARC
发明人： SIARC , EL GAMAL, Abbas
IPC分类号： H03K19/01
CPC分类号： H03K19/09448
摘要： In one embodiment of the invention, a CMOS device (32) inverts an input signal and provides this inverted input signal into the base of an NPN bipolar transistor (Q3) whose collector is coupled to a positive power supply voltage. The input signal coupled to the input of the CMOS device is also coupled to the gate of a large N-channel MOSFET (Q4) having its drain coupled to the emitter of the bipolar transistor and its source coupled to ground. The common node (36) of the bipolar transistor and the N-channel MOSFET provides the output signal of the driver. This driver uses much less area than a standard two-bipolar transistor BiCMOS driver with substantially equal performance.

7. 发明申请

WO1983000407A1 MONOLITHICALLY MERGED FIELD EFFECT TRANSISTOR AND BIPOLAR JUNCTION TRANSISTOR 审中-公开
标题翻译：单相合并场效应晶体管和双极晶体管晶体管
公开(公告)号：WO1983000407A1
公开(公告)日：1983-02-03
申请号：PCT/US1982000997
申请日：1982-07-20
申请人： INTERSIL, INC.
发明人： INTERSIL, INC. , ZOMMER, Nathan
IPC分类号： H01L27/02
CPC分类号： H03K19/09448 , H01L27/0716 , H01L29/7302 , H01L29/7322 , H01L29/7395
摘要： Semiconductor device comprising a monolithically merged field-effect transistor and bipolar junction transistor. The device has a semiconductor region (28a) with a base contact (13) and a gate electrode (15) such that a signal applied to the base contact (13) causes the device to function as a bipolar junction transistor, while a signal applied to the gate electrode (15) causes the device to function as a field-effect transistor. In this manner, the mode of operation may be chosen so as to achieve the most desired operating characteristics.
摘要翻译：半导体器件包括单片合并的场效应晶体管和双极结型晶体管。器件具有带有基极触点（13）和栅电极（15）的半导体区域（28a），使得施加到基极触点（13）的信号使该器件用作双极结型晶体管，同时施加信号到栅电极（15）使得器件用作场效应晶体管。以这种方式，可以选择操作模式以便实现最期望的操作特性。

8. 发明申请

WO00011788A2 DRIVING CIRCUIT 审中-公开
标题翻译：驱动电路
公开(公告)号：WO00011788A2
公开(公告)日：2000-03-02
申请号：PCT/DE1999/002416
申请日：1999-08-02
IPC分类号： H03K19/003 , H03K19/0175 , H03K19/0944
CPC分类号： H03K19/00315 , H03K19/017518 , H03K19/09448
摘要： The invention relates to a driving circuit comprising a driver control circuit, a first and a second driving transistor and a current limiting device. In order to limit the current flowing through the driving transistor, said current limiting device controls the voltage at the gate of said first driving transistor. A control input of the current limiting device is used to adjust the current-limitation application point to the load to be controlled by a negative feedback. According to a second embodiment, a driving circuit having one of its two transistors designed as a MOSFET and the other one as a bipolar transistor is produced in such a way that diodes of the two driving transistors block the switched-off supply voltage or transmit the voltage according to a voltage applied on the output of said driving circuit.
摘要翻译：本发明涉及具有驱动器驱动器，第一和第二驱动器晶体管以及限流装置的驱动器电路。为了限制流经第一驱动晶体管的电流，限流装置控制第一驱动晶体管的控制端的电压。通过电流限制器装置的控制输入，电流限制的起始点可以适应负载通过负反馈来驱动。本发明的第二实施例涉及在一个MOSFET的两个驱动器晶体管，另一个为双极型晶体管中的一个被执行的驱动电路，从而使两个驱动器晶体管的二极管以阻断或导通，当电源电压，并且根据一个在驱动器电路的电压的输出施加。

9. 发明申请

WO1993008523A2 1-BIT ADDER AND MULTIPLIER CONTAINING A 1-BIT ADDER 审中-公开
标题翻译：包含1位加法器的1位加法器和乘法器
公开(公告)号：WO1993008523A2
公开(公告)日：1993-04-29
申请号：PCT/EP1992002350
申请日：1992-10-12
申请人： THOMSON CONSUMER ELECTRONICS S.A. , CHAN YAN FONG, Joseph
发明人： THOMSON CONSUMER ELECTRONICS S.A.
IPC分类号： G06F07/50
CPC分类号： G06F7/5338 , G06F7/501 , G06F7/507 , G06F2207/3884 , G06F2207/4812 , G06F2207/4816 , H03K19/09448
摘要： E.g. for video applications fast multipliers with high resolution are required. But a higher resolution results in more partial products to be calculated internally. The Booth-Mc Sorley algorithm can be used in order to reduce the required number of such partial products. This algorithm can be combined with a diagonal propagation of the carry from one partial product to the other, allowing all the sums on a line to be calculated simultaneously. But the reachable multiplication time is not short enough. The inventive multiplier in nearly full CMOS design has been constructed with a 1.2 mu BICMOS technology, having a multiplication time of 9 ns with a supply voltage of 5 volts. Minimum multiplication time has been achieved by a combination of the following techniques: use of the Booth-Mc Sorley algorithm in order to reduce the number of partial products; diagonal propagation of the carry from one partial product to the other allowing all the sums on one line to be done simultaneously; use of the carry select approach in the final 14 bits adder and in the first two adders in the intermediate rows; use of inventive fast one-bit full adders with complementary pass transistor logic.
摘要翻译：例如。对于视频应用，需要具有高分辨率的快速乘法器。但是更高的分辨率导致更多的部分产品被内部计算。可以使用Booth-Mc Sorley算法来减少所需数量的这种部分产品。该算法可以与进位从一个部分乘积到另一个的对角线传播组合，允许同时计算一条线上的所有和。但可达乘法时间不够短。几乎全CMOS设计中的创造性乘法器已经用1.2微米的BICMOS技术构建，具有9ns的乘法时间，电源电压为5伏。通过以下技术的组合实现了最小乘法时间：使用Booth-Mc Sorley算法来减少部分乘积; 进位从一个部分乘积到另一个部分乘积的对角线传播，允许同时进行一条线上的所有和; 在最后的14位加法器和中间行的前两个加法器中使用进位选择方法; 使用具有互补通道晶体管逻辑的本发明快速1位全加器。

10. 发明申请

WO1992022924A1 BASIC CELL ARCHITECTURE FOR MASK PROGRAMMABLE GATE ARRAY 审中-公开
标题翻译：用于可编程门阵列的基本单元架构
公开(公告)号：WO1992022924A1
公开(公告)日：1992-12-23
申请号：PCT/US1992005003
申请日：1992-06-11
申请人： SIARC
发明人： SIARC , EL GAMAL, Abbas
IPC分类号： H01L27/02
CPC分类号： H01L27/11896 , H01L27/11807 , H03K19/09448 , H03K19/1735
摘要： A highly efficient CMOS cell structure for use in a metal mask programmable gate array, such as a sea-of-gates type gate array, is disclosed herein. In a basic cell, in accordance with one embodiment of the invention, three or more sizes of N-channel transistors (24-35) and three or more sizes of P-channel transistors (18-23 and 36-41) are used. The larger size transistors are incorporated in a drive (12) section of a cell, while the smaller size transistors are incorporated in each compute section (12) of a cell. The particular transistors in the compute and drive sections and the arrangements of the compute and drive sections provide a highly efficient use of silicon real estate while enabling the formation of a wide variety of macrocells to be formed.
摘要翻译：本文公开了一种用于金属掩模可编程门阵列的高效CMOS单元结构，例如海门型门阵列。在基本单元中，根据本发明的一个实施例，使用三个或更多个尺寸的N沟道晶体管（24-35）和三个或更多个尺寸的P沟道晶体管（18-23和36-41）。较大尺寸的晶体管被结合在单元的驱动（12）部分中，而较小尺寸的晶体管被结合在单元的每个计算部分（12）中。计算和驱动部分中的特定晶体管以及计算和驱动部分的布置提供了硅实体的高效利用，同时能够形成要形成的各种宏单元。

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