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1. 发明公开

CN107093640A 一种离子掺杂的CsPbI2Br薄膜、制备方法及其应用无效
公开(公告)号：CN107093640A
公开(公告)日：2017-08-25
申请号：CN201710264822.4
申请日：2017-04-21
申请人：南京理工大学
发明人：姜明浩 , 胡延强 , 张树芳 , 苗晓亮 , 邱婷 , 白帆
IPC分类号： H01L31/032 , H01L31/18 , H01L21/40
CPC分类号： Y02P70/521 , H01L31/0321 , H01L21/40 , H01L31/18
摘要：本发明公开了一种离子掺杂的CsPbI2Br薄膜、制备方法及其应用，所述薄膜化学式为CsPb(1‑x)MnxI2Br，其中0＜x＜1，优选0.05≤x≤0.5。本发明通过离子掺杂,在空气中就可制备高质量的CsPb(1‑x)MnxI2Br钙钛矿薄膜，可有效避免当前太阳能电池制备的繁琐手套箱操作及昂贵真空蒸发设备投入；通过离子掺杂制备的CsPb(1‑x)MnxI2Br薄膜，其光谱吸收范围得到了很好的扩宽，初次试制的平面异质结钙钛矿电池的效率达9.7%。

2. 发明公开

CN107093632A 半导体器件和用于形成半导体器件的方法无效
公开(公告)号：CN107093632A
公开(公告)日：2017-08-25
申请号：CN201710090928.7
申请日：2017-02-20
申请人：英飞凌科技股份有限公司
发明人： G·施密特 , E·勒尔彻
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/1095 , H01L21/04 , H01L21/2253 , H01L21/266 , H01L21/34 , H01L21/40 , H01L21/761 , H01L21/76202 , H01L29/0619 , H01L29/0684 , H01L29/36 , H01L29/402 , H01L29/4236 , H01L29/66348 , H01L29/66712 , H01L29/739 , H01L29/7397 , H01L29/7811 , H01L29/7813 , H01L29/7823 , H01L29/7801 , H01L29/66674
摘要：一种用于形成半导体器件的方法，该方法包括将第一导电类型的掺杂剂掺入到包括第一导电类型的基础掺杂的半导体衬底的附近本体区域部分中。第一导电类型的掺杂剂的掺入通过半导体衬底的边缘区域的至少一部分处的掩模结构来掩蔽。该方法还包括在半导体衬底中形成第二导电类型的晶体管结构的本体区域。半导体衬底的附近本体区域部分被定位成与晶体管结构的本体区域相邻。

4. 发明授权

US09741864B2 Thin-film transistor and method for manufacturing same 有权
公开(公告)号：US09741864B2
公开(公告)日：2017-08-22
申请号：US14889919
申请日：2014-05-02
申请人： National Institute for Materials Science
发明人： Toshihide Nabatame , Kazuhito Tsukagoshi , Shinya Aikawa
IPC分类号： H01L29/78 , H01L29/786 , H01L29/66 , H01L21/02 , H01L21/40 , H01L29/423 , H01L29/49 , H01L29/51
CPC分类号： H01L29/7869 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L21/40 , H01L29/42356 , H01L29/4908 , H01L29/513 , H01L29/517 , H01L29/66969 , H01L29/78609 , H01L29/78693
摘要： The present invention provides a thin-film transistor in which transistor characteristics such as drain current and threshold voltage are improved, and a method of manufacturing the same. The present invention provides a thin-film transistor provided with a source electrode (108), a drain electrode (109), a semiconductor layer (105), a gate electrode (103), and an insulating layer (104); wherein the semiconductor layer (105) contains a composite metal oxide obtained by adding to a first metal oxide an oxide having an oxygen dissociation energy that is at least 200 kJ/mol greater than the oxygen dissociation energy of the first metal oxide, whereby the amount of oxygen vacancy is controlled; and the insulating layer (104) is provided with an SiO2 layer, a high-permittivity first layer, and a high-permittivity second layer, whereby the dipoles generated at the boundary between the SiO2 layer and the high-permittivity layers are used to control the threshold voltage.

5. 发明授权

US08828794B2 Method of manufacturing semiconductor device 有权
标题翻译：制造半导体器件的方法
公开(公告)号：US08828794B2
公开(公告)日：2014-09-09
申请号：US13413684
申请日：2012-03-07
申请人： Shunpei Yamazaki , Yuhei Sato , Keiji Sato , Tetsunori Maruyama , Junichi Koezuka
发明人： Shunpei Yamazaki , Yuhei Sato , Keiji Sato , Tetsunori Maruyama , Junichi Koezuka
IPC分类号： H01L21/42 , H01L21/84 , H01L21/336 , H01L27/12 , H01L29/786
CPC分类号： H01L21/40 , H01L21/02175 , H01L21/02252 , H01L21/02565 , H01L21/02636 , H01L21/02664 , H01L21/324 , H01L21/383 , H01L21/477 , H01L27/1225 , H01L29/66742 , H01L29/66969 , H01L29/7869
摘要： In a manufacturing process of a transistor including an oxide semiconductor film, oxygen doping treatment is performed on the oxide semiconductor film, and then heat treatment is performed on the oxide semiconductor film and an aluminum oxide film provided over the oxide semiconductor film. Consequently, an oxide semiconductor film which includes a region containing more oxygen than a stoichiometric composition is formed. The transistor formed using the oxide semiconductor film can have high reliability because the amount of change in the threshold voltage of the transistor by a bias-temperature stress test (BT test) is reduced.
摘要翻译：在包括氧化物半导体膜的晶体管的制造过程中，对氧化物半导体膜进行氧掺杂处理，然后对氧化物半导体膜和设置在氧化物半导体膜上的氧化铝膜进行热处理。因此，形成包含比化学计量组成物多的氧的区域的氧化物半导体膜。使用氧化物半导体膜形成的晶体管可以具有高的可靠性，因为通过偏压 - 温度应力测试（BT测试）的晶体管的阈值电压的变化量减小。

6. 发明申请

US20100055462A1 Doped Nanocrystals 有权
标题翻译：掺杂的纳米晶体
公开(公告)号：US20100055462A1
公开(公告)日：2010-03-04
申请号：US12376371
申请日：2007-08-30
申请人： Y. Charles Cao
发明人： Y. Charles Cao
IPC分类号： B82B1/00 , B82B3/00
CPC分类号： H01L21/0257 , C09K11/02 , C09K11/565 , C09K11/574 , H01L21/02521 , H01L21/02601 , H01L21/242 , H01L21/40 , H01L29/225 , Y10T428/2991
摘要： A doping method using a three-step synthesis to make high-quality doped nanocrystals is provided. The first step includes synthesizing starting host particles. The second step includes dopant growth on the starting host particles. The third step includes final shell growth. In one embodiment, this method can be used to form Mn-doped CdS/ZnS core/shell nanocrystals. The Mn dopant can be formed inside the CdS core, at the core/shell interface, and/or in the ZnS shell. The subject method allows precisely controlling the impurity radial position and doping level in the nanocrystals.
摘要翻译：提供了使用三步合成制造高品质掺杂纳米晶体的掺杂方法。第一步包括合成起始的主体颗粒。第二步包括在起始主体颗粒上的掺杂剂生长。第三步包括最终的壳增长。在一个实施方案中，该方法可用于形成Mn掺杂的CdS / ZnS核/壳纳米晶体。 Mn掺杂剂可以形成在CdS芯内，核/壳界面和/或ZnS壳内。本方法允许精确控制纳米晶体中的杂质径向位置和掺杂水平。

7. 发明申请

WO2014181777A1 薄膜トランジスタおよびその製造方法审中-公开
标题翻译：薄膜晶体管及其制造方法
公开(公告)号：WO2014181777A1
公开(公告)日：2014-11-13
申请号：PCT/JP2014/062188
申请日：2014-05-02
申请人：独立行政法人物質・材料研究機構
发明人：生田目　俊秀 , 塚越　一仁 , 相川　慎也 , 知京　豊裕
IPC分类号： H01L29/786
CPC分类号： H01L29/7869 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L21/40 , H01L29/42356 , H01L29/4908 , H01L29/513 , H01L29/517 , H01L29/66969 , H01L29/78609 , H01L29/78693
摘要：　本発明は、ドレイン電流やしきい値電圧等のトランジスタ特性が向上した薄膜トランジスタ及びその製造方法を提供するものである。　本発明は、ソース電極１０８及びドレイン電極１０９と、半導体層１０５と、ゲート電極１０３と、絶縁体層１０４とを備える薄膜トランジスタにおいて、前記半導体層１０５が、第１金属酸化物に、酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物を添加した複合金属酸化物を含むことで、酸素欠損の量を制御し、また、前記絶縁体層１０４が、ＳｉＯ２層と、高誘電率第１層及び高誘電率第２層とを備えることにより、ＳｉＯ２層と高誘電率層の界面に生成されるダイポールを利用してしきい値電圧を制御した、薄膜トランジスタを提供する。
摘要翻译：本发明提供一种其中改善了诸如漏极电流和阈值电压的晶体管特性的薄膜晶体管及其制造方法。本发明提供一种具有源电极（108），漏电极（109），半导体层（105），栅电极（103）和绝缘体层（104）的薄膜晶体管。其中，所述半导体层（105）含有复合金属氧化物，所述复合金属氧化物通过向第一金属氧化物中添加比所述第一金属氧化物的氧解离能大至少200kJ / mol的氧解离能的氧化物而得到，的氧损失被控制; 并且绝缘体层（104）设置有SiO 2层，高介电常数第一层和高电容率第二层，由此在SiO 2层和高介电常数层之间的边界处产生的偶极子用于控制阈值电压。

8. 发明申请

WO2008028054A1 DOPED NANOCRYSTALS 审中-公开
公开(公告)号：WO2008028054A1
公开(公告)日：2008-03-06
申请号：PCT/US2007/077263
申请日：2007-08-30
申请人： UNIVERSITY OF FLORIDA RESEARCH FOUNDATION, INC. , CAO, Y., Charles
发明人： CAO, Y., Charles
IPC分类号： B82B1/00 , B82B3/00
CPC分类号： H01L21/0257 , C09K11/02 , C09K11/565 , C09K11/574 , H01L21/02521 , H01L21/02601 , H01L21/242 , H01L21/40 , H01L29/225 , Y10T428/2991
摘要： A doping method using a three-step synthesis to make high-quality doped nanocrystals is provided. The first step includes synthesizing starting host particles. The second step includes dopant growth on the starting host particles. The third step includes final shell growth. In one embodiment, this method can be used to form Mn-doped CdS/ZnS core/shell nanocrystals. The Mn dopant can be formed inside the CdS core, at the core/shell interface, and/or in the ZnS shell. The subject method allows precisely controlling the impurity radial position and doping level in the nanocrystals.
摘要翻译：提供了使用三步合成制造高品质掺杂纳米晶体的掺杂方法。第一步包括合成起始的主体颗粒。第二步包括在起始主体颗粒上的掺杂剂生长。第三步包括最终的壳增长。在一个实施方案中，该方法可用于形成Mn掺杂的CdS / ZnS核/壳纳米晶体。 Mn掺杂剂可以形成在CdS芯内，核/壳界面和/或ZnS壳内。本方法允许精确控制纳米晶体中的杂质径向位置和掺杂水平。

9. 发明申请

WO2012004267A1 DISPOSITIF MICROELECTRONIQUE A NIVEAUX METALLIQUES D'INTERCONNEXION CONNECTES PAR DES VIAS PROGRAMMABLES 审中-公开
标题翻译：具有可编程VIAS连接的金属互连级的微电子器件
公开(公告)号：WO2012004267A1
公开(公告)日：2012-01-12
申请号：PCT/EP2011/061332
申请日：2011-07-05
申请人： COMMISSARIAT À L'ÉNERGIE ATOMIQUE ET AUX ÉNERGIES ALTERNATIVES , ERNST, Thomas , MOREL, Paul-Henry
发明人： ERNST, Thomas , MOREL, Paul-Henry
IPC分类号： H01L29/78 , H01L23/522 , H01L21/822 , H01L29/06 , H01L21/336 , H01L29/786 , H01L21/8234 , H01L27/105
CPC分类号： H01L21/76879 , B82Y10/00 , B82Y40/00 , H01L21/02425 , H01L21/02532 , H01L21/02603 , H01L21/0262 , H01L21/02639 , H01L21/02653 , H01L21/40 , H01L21/76 , H01L21/76802 , H01L21/8221 , H01L21/823487 , H01L23/5226 , H01L23/525 , H01L27/105 , H01L27/1277 , H01L29/0665 , H01L29/0676 , H01L29/42392 , H01L29/66439 , H01L29/66666 , H01L29/775 , H01L29/78642 , H01L2221/1094 , H01L2924/0002 , H01L2924/00
摘要： L' invention concerne un dispositif microélectronique comprenant : - un substrat (100) et une pluralité de niveaux métalliques d' interconnexions superposés sur le substrat, - une première ligne métallique (210) d'un niveau métallique d'interconnexion donné, - une deuxième ligne métallique (260) d'un autre niveau métallique d' interconnexion situé au- dessus dudit niveau métallique d'interconnexion donné, lesdites première et deuxième lignes étant connectées entre elles par l'intermédiaire d'au moins un élément de connexion semi-conducteur (225) s' étendant dans une direction réalisant un angle non-nul avec lesdites premières lignes métallique et deuxième ligne métallique, le dispositif comprenant en outre une électrode de grille (233) apte à contrôler la conduction dudit élément de connexion semi-conducteur.
摘要翻译：本发明涉及一种微电子器件，包括：衬底（100）和堆叠在衬底上的多个金属互连层; 给定金属互连电平的第一金属线（210）; 位于所述给定金属互连电平上方的另一金属互连电平的第二金属线（260），所述第一和第二线通过至少一个半导体连接元件（225）互连，半导体连接元件沿与所述第一金属线形成非零角度的方向延伸和所述第二金属线，所述器件还包括能够控制所述半导体连接元件的导通的栅电极（233）。

10. 发明专利

JP6268244B2 半導体装置の作製方法有权
公开(公告)号：JP6268244B2
公开(公告)日：2018-01-24
申请号：JP2016168048
申请日：2016-08-30
申请人：株式会社半導体エネルギー研究所
发明人：山崎舜平 , 佐藤裕平 , 佐藤恵司 , 丸山哲紀 , 肥塚純一
IPC分类号： H01L21/336 , H01L27/146 , H01L21/8242 , H01L27/108 , G02F1/1343 , G02F1/1368 , H01L51/50 , H05B33/14 , H01L29/786
CPC分类号： H01L21/40 , H01L21/02175 , H01L21/02252 , H01L21/02565 , H01L21/02636 , H01L21/02664 , H01L21/324 , H01L21/383 , H01L21/477 , H01L27/1225 , H01L29/66742 , H01L29/66969 , H01L29/7869

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