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1. 发明公开

CN104216312A 用于提供通用接口的方法以及具有通用接口的微控制器无效
公开(公告)号：CN104216312A
公开(公告)日：2014-12-17
申请号：CN201410230036.9
申请日：2014-05-28
申请人：罗伯特·博世有限公司
发明人： A.奥厄 , E.贝克尔
IPC分类号： G05B19/042
CPC分类号： G06F13/4291 , G06F13/28 , G06F13/385 , G06F13/4234 , G06F2213/0022 , G06F2213/2418 , G06F2213/28
摘要：用于控制设备的、尤其用于运输工具控制设备的微控制器，包含有中央处理单元（CPU）、至少一个非接口专用的输入模块、至少一个非接口专用的输出模块、至少一个路由单元以及用于处理接口专用信息的至少一个计算单元。在此该微控制器可以如此来配置，使得所述至少一个非接口专用的输入模块、至少一个非接口专用的输出模块、至少一个路由单元以及用于处理接口专用信息的至少一个计算单元满足与多个串行接口、尤其SPI、UART、LIN、CAN、PSI5、FlexRay、SENT或Ethernet之一相对应的功能。此外该计算单元还设置用于从该第二有用数据中生成完整的输出消息帧来作为输出数据，并将其传输到非接口专用的输出模块。

2. 发明公开

CN107423239A Halt模式下的低功耗单片机完整数据帧接收方法失效
公开(公告)号：CN107423239A
公开(公告)日：2017-12-01
申请号：CN201710313863.8
申请日：2017-05-05
申请人：山东大学
发明人：王小利 , 李素梅 , 程伟
IPC分类号： G06F13/24
CPC分类号： Y02D10/14 , Y02D10/151 , G06F13/24 , G06F2213/0002 , G06F2213/2418
摘要：本发明公开了一种Halt模式下的低功耗单片机完整数据帧接收方法，其设有单片机，特征在于单片机的芯片内嵌有在Halt模式下接收完整数据帧的主循环程序，所述主循环程序是由模拟串口接收数据帧第一字节程序和硬件串口接收数据帧后续字节程序两个步骤组成，所述模拟串口接收数据帧第一字节程序和硬件串口接收数据帧后续字节程序是通过并联单片机硬件串口接收引脚和具有软件模拟串口的单片机外部中断引脚来实现接收完整数据帧，不但有效解决了单片机串口在Halt模式下唤醒后无法接受完整串口数据的实质性技术问题，而且，还解决了运行速度慢、功耗高的实质性技术问题。

3. 发明公开

CN105354162A 基于Linux实现PCIE设备热插拔的方法及装置无效
公开(公告)号：CN105354162A
公开(公告)日：2016-02-24
申请号：CN201510733115.6
申请日：2015-11-02
申请人：烽火通信科技股份有限公司
发明人：鄢来明 , 尹淇 , 刘勇刚 , 陈垦
IPC分类号： G06F13/40
CPC分类号： G06F13/4081 , G06F2213/2418
摘要：本发明公开了一种基于Linux实现PCIE设备热插拔的方法及装置，该方法包括：Linux系统启动后，运行应用程序，加载扫描PCIE设备的驱动，初始化PCIE SWITCH，预先为PCIE SWITCH的每个下行口分配地址空间，扫描FPGA；创建线程，通过轮询FPGA的寄存器检测到PCIE插槽有子卡插入后，为子卡供电；扫描子卡，通过访问子卡的配置空间获取其所需地址空间，并为其分配地址空间；加载子卡的驱动，启动访问程序，通过轮询FPGA的寄存器检测到PCIE插槽有子卡被拔出后，退出访问程序，并卸载拔出的子卡的驱动，为相应的PCIE插槽断电。本发明，在Linux系统启动后，预先为PCIE SWITCH的每个下行口分配地址空间，每次扫描到插入的PCIE设备时，可直接为其分配地址空间，实现了PCIE设备的热插拔功能。

4. 发明公开

CN104866452A 基于FPGA和TL16C554A的多串口扩展方法有权
公开(公告)号：CN104866452A
公开(公告)日：2015-08-26
申请号：CN201510271444.3
申请日：2015-05-19
申请人：哈尔滨工业大学(鞍山)工业技术研究院
发明人：贾建峰 , 王常虹 , 石峰 , 王贺年
IPC分类号： G06F13/40 , G06F13/42 , G06F13/24
CPC分类号： G06F13/4068 , G06F13/24 , G06F13/4282 , G06F2213/0002 , G06F2213/2418
摘要：本发明提供一种基于FPGA和TL16C554A的多串口扩展方法，采用的硬件包括FPGA、n个TL16C554A芯片、n个串口电平变换芯片，FPGA与DSP通过数据总线、地址总线和控制总线相连接，FPGA作为DSP处理器的异步存储器，完成与DSP的通信，以及TL16C554A芯片的时序驱动、片选译码和中断译码。TL16C554A芯片为异步串行通信的管理单元，包括4个串口通信管理单元，能够将并行数据转换成4路的串行输出，可以实现4个串口的收发管理，能同时实现与4n个设备通讯。本方法是一种占用处理器地址空间和中断资源少，可靠性高，便于移植的多串口扩展方法。

5. 发明公开

CN107291641A 用于具有工作存储器的至少一个计算单元的存储器直接访问控制装置有权
公开(公告)号：CN107291641A
公开(公告)日：2017-10-24
申请号：CN201710236371.3
申请日：2017-04-12
申请人：罗伯特·博世有限公司
发明人： E.贝克 , A.奥厄 , E.施洛特曼
IPC分类号： G06F13/28 , G06F13/38 , G06F13/42
CPC分类号： G06F13/28 , G06F12/1081 , G06F13/24 , G06F13/4068 , G06F13/385 , G06F13/4234 , G06F2213/0022 , G06F2213/2418 , G06F2213/28
摘要：本发明涉及用于具有工作存储器的至少一个计算单元的存储器直接访问控制装置。本发明涉及用于具有工作存储器的至少一个计算单元的存储器直接访问控制装置，其中所述存储器直接访问控制装置具有用于使存储器直接访问控制装置与总线系统连接的接口，所述总线系统使计算单元与工作存储器连接。在此，存储器直接访问控制装置被构造用于实施如下步骤：-从与总线系统连接的源模块读出第一数据，其中所述第一数据被分配给至少一个至少暂时被存储在源模块中的信息组，-根据第一数据并且根据配置信息来确定至少一个信息组在工作存储器中的目标地址，-在使用从源模块到工作存储器的存储器直接访问的情况下将所述至少一个信息组从源模块传输给目标地址。

6. 发明申请

US20130275639A1 METHOD TO EMULATE MESSAGE SIGNALED INTERRUPTS WITH MULTIPLE INTERRUPT VECTORS 有权
标题翻译：用多个中断向量模拟消息信令中断的方法
公开(公告)号：US20130275639A1
公开(公告)日：2013-10-17
申请号：US13976195
申请日：2011-11-03
申请人： Yen Hsiang Chew
发明人： Yen Hsiang Chew
IPC分类号： G06F13/24
CPC分类号： G06F13/24 , G06F9/4812 , G06F2213/2418
摘要： Methods to emulate a message signaled interrupt (MSI) with multiple interrupt vectors are described herein. An embodiment of the invention includes a memory decoder to monitor a predetermined memory location allocated to a device and to generate an emulated message signaled interrupt (MSI) signal in response to a posted write transaction to the predetermined memory location initiated from the device, and an interrupt controller, in response to the emulated MSI signal from the memory decoder, to invoke processing of a plurality of interrupts based on a plurality of interrupt vectors retrieved from the predetermined memory location, without receiving an actual MSI interrupt request from the device.
摘要翻译：这里描述了模拟具有多个中断向量的消息信号中断（MSI）的方法。本发明的实施例包括：存储器解码器，用于监视分配给设备的预定存储器位置，并响应于从设备发起的预定存储器位置发布的写入事务，生成仿真消息信号中断（MSI）信号，以及中断控制器，响应于来自存储器解码器的仿真MSI信号，基于从预定存储器位置检索的多个中断向量来调用多个中断的处理，而不从设备接收到实际的MSI中断请求。

7. 发明授权

US06430643B1 Method and system for assigning interrupts among multiple interrupt presentation controllers 失效
标题翻译：在多个中断呈现控制器之间分配中断的方法和系统
公开(公告)号：US06430643B1
公开(公告)日：2002-08-06
申请号：US09389438
申请日：1999-09-02
申请人： Richard Louis Arndt
发明人： Richard Louis Arndt
IPC分类号： G06F1326
CPC分类号： G06F13/26 , G06F2213/2412 , G06F2213/2418
摘要： An interrupt handling mechanism within a data processing system is used to assign interrupts among multiple interrupt presentation controllers while avoiding the use of a significant amount of signal lines. An interrupt input message from an interrupt source controller is input into an interrupt presentation controller. Fields are added to the interrupt input message to facilitate the assignment of the interrupt input message to an interrupt presentation controller. The input interrupt message is passed between the interrupt presentation controller in a sequential fashion such that the collection of controllers forms a logical ring. On the first circle of the ring, the priority of the processors capable of handling the interrupt is discovered. A second pass through the interrupt presentation controller is used to assign the first processor that is both capable of taking the interrupt and also has an equal or lower priority to that noted on the first pass as to best priority. The condition in which no acceptable processors are found for servicing the interrupt request is provided for by rejecting the interrupt.
摘要翻译：数据处理系统中的中断处理机制用于在多个中断呈现控制器之间分配中断，同时避免使用大量的信号线。来自中断源控制器的中断输入消息被输入到中断呈现控制器中。字段被添加到中断输入消息，以便于将中断输入消息分配给中断呈现控制器。输入中断消息以顺序方式在中断呈现控制器之间传递，使得控制器的集合形成逻辑环。在环的第一圈，发现能处理中断的处理器的优先级。通过中断呈现控制器的第二次通过用于分配能够进行中断的第一处理器，并且具有与第一次通过中所指出的优先级相同或更低的优先级。通过拒绝中断来提供不能接受处理器用于维护中断请求的条件。

8. 发明授权

US09201823B2 Pessimistic interrupt affinity for devices 有权
标题翻译：对设备的悲观中断亲和力
公开(公告)号：US09201823B2
公开(公告)日：2015-12-01
申请号：US14525091
申请日：2014-10-27
申请人： Red Hat Israel, LTD
发明人： Michael S. Tsirkin , Avi Kivity
IPC分类号： G06F13/24 , G06F9/54 , G06F13/28
CPC分类号： G06F13/24 , G06F9/54 , G06F13/28 , G06F2213/2404 , G06F2213/2412 , G06F2213/2418
摘要： A computing apparatus identifies that a first processor of a host has forwarded information for a device to a second processor that controls the device. After identifying that the first processor has forwarded the information to the second processor and in response to determining that one or more update criteria have been satisfied, the computing apparatus causes future information for the device to be forwarded to the second processor.
摘要翻译：计算设备识别主机的第一处理器已将设备的信息转发到控制设备的第二处理器。在识别出第一处理器已经将该信息转发到第二处理器之后，并且响应于确定已经满足一个或多个更新标准，计算装置使未来的设备信息被转发到第二处理器。

9. 发明申请

US20150046620A1 PESSIMISTIC INTERRUPT AFFINITY FOR DEVICES 有权
标题翻译：用于设备的消极中断功能
公开(公告)号：US20150046620A1
公开(公告)日：2015-02-12
申请号：US14525091
申请日：2014-10-27
申请人： Red Hat Israel, LTD
发明人： Michael S. Tsirkin , Avi Kivity
IPC分类号： G06F13/24 , G06F13/28 , G06F9/54
CPC分类号： G06F13/24 , G06F9/54 , G06F13/28 , G06F2213/2404 , G06F2213/2412 , G06F2213/2418
摘要： A computing apparatus identifies that a first processor of a host has forwarded information for a device to a second processor that controls the device. After identifying that the first processor has forwarded the information to the second processor and in response to determining that one or more update criteria have been satisfied, the computing apparatus causes future information for the device to be forwarded to the second processor.
摘要翻译：计算设备识别主机的第一处理器已将设备的信息转发到控制设备的第二处理器。在识别出第一处理器已经将该信息转发到第二处理器之后，并且响应于确定已经满足一个或多个更新标准，计算装置使未来的设备信息被转发到第二处理器。

10. 发明申请

US20010032287A1 Processing method, chip set and controller for supporting message signaled interrupt 有权
标题翻译：处理方法，芯片组和控制器支持消息信号中断
公开(公告)号：US20010032287A1
公开(公告)日：2001-10-18
申请号：US09826784
申请日：2001-04-04
发明人： Jiin Lai , Chau-Chad Tsai , Sheng-Chang Peng , Min-Hung Chen , Meng-Cheng Ku , Huei-Li Chou
IPC分类号： G06F013/24
CPC分类号： G06F13/24 , G06F2213/2418
摘要： A processing method, a chip set and a controller for supporting message signaled interrupt. A memory write transaction on a PCI bus is monitored. When the address of the system memory specified in the interrupt message of the write transaction is located at a range of a reserved interrupt address, the interrupting service sequence is performed. The reserved interrupt address is located in an address of a system memory. Thus, the data to be processed and the system-specified message are written in the buffer and arranged in sequence. The problem of nullwrite buffer latencynull is resolved, and is irrelevant to the level of the PCI bus. Many system specified messages can be stored in the system memory, so that multiple system message signaled interrupts issue from different peripheral components can be processed in the same interrupt service routine.
摘要翻译：一种处理方法，芯片组和用于支持消息信号中断的控制器。监视PCI总线上的存储器写事务。当在写事务的中断消息中指定的系统存储器的地址位于保留的中断地址的范围时，执行中断服务序列。保留的中断地址位于系统存储器的地址中。因此，要处理的数据和系统指定的消息被写入缓冲器中并且按顺序排列。 “写缓冲区延迟”的问题得到解决，与PCI总线的级别无关。许多系统指定的消息可以存储在系统存储器中，从而可以在相同的中断服务程序中处理来自不同外设组件的多个系统消息信号中断。

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