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1. 发明公开

CN1367491A 具有多端口超高速缓存陈列的集成电路存储器设备及其操作方法无效
公开(公告)号：CN1367491A
公开(公告)日：2002-09-04
申请号：CN01133891.1
申请日：2001-11-21
申请人：集成装置技术公司
发明人： M·敖 , L·Y·陈
IPC分类号： G11C8/00 , G11C7/00 , G11C11/40
CPC分类号： G11C7/1075 , G06F5/10 , G06F2205/062 , G06F2205/065
摘要：具有快速通过性能的三端口存储缓冲器包含一个定制的适中容量的三端口存储器阵列,和一个实质上较大容量的辅助存储器阵列(例如DRAM阵列),其中该三端口存储器阵列含有非线性列的三端口单元,这些三端口单元合起来形成四个独立的寄存器,而辅助存储器阵列有单元尺寸减少的单元。特别地,提供了一种最佳的三端口存储器阵列,它具有一个读端口、一个写端口以及一个双向输入/输出端口。该三端口存储器阵列经由该双向输入/输出端口和该辅助存储器阵列进行内部通信,并经由该读和写数据端口和外部设备(例如外围设备)进行通信。最好还提供有效的控制电路作为一个双向交叉开关,用于在一个写到存储器的时间间隔内,以及反之在一个从存储器读取的时间间隔内,将该双向输入输出端口的终端(线路IO和IOB)并联电连接到该辅助存储器中的阵列位线(BL和BLB)。最好还提供有电路用于控制该三端口和辅助存储器阵列的操作,以便使就外部空间来说该缓冲存储器设备看起来具有大规模和高度集成的辅助存储器阵列的全部容量,以及所有最佳的特征和功能,诸如具有更有限容量的传统双端口缓冲存储器设备的极大快速通过性能。

2. 发明授权

CN1012396B 先进先出(FIFO)信息缓冲控制器失效
公开(公告)号：CN1012396B
公开(公告)日：1991-04-17
申请号：CN88108439
申请日：1988-10-14
申请人：北方电信有限公司
发明人：尤塞夫·艾尔弗雷德·吉达 , 马丁·克洛德·勒费弗尔 , 卡迈因·安东尼奥·钱奇贝洛
IPC分类号： G06F12/00 , G11C7/00
CPC分类号： G06F5/14 , G06F2205/062
摘要：向FIFO(先进先出)存贮器(212)提供地址信息的FIFO控制电路(211)采用二加法计数器(217、218)，其一给出写地址，其另一给出读地址；还有选择地址(读或写)用的多路转换器(219)。用二存贮寄存器(243、244)暂存计数器输出，使计数器能以它们的原始“计数”再装入，从而能对存入FIFO存贮器的信息再读出或再写入。用逻辑电路给出两个状态输出信号，即满状态(或非满状态)及空状态(或非空状态)。

3. 发明公开

CN103838678A 片上系统和应用处理器及包含它们的移动设备有权
公开(公告)号：CN103838678A
公开(公告)日：2014-06-04
申请号：CN201310616705.1
申请日：2013-11-27
申请人：三星电子株式会社
发明人：李东翰 , 孔在燮 , 全基文
IPC分类号： G06F12/02 , G06F13/40
CPC分类号： G06F5/12 , G06F2205/062 , G06F2205/126
摘要：提供片上系统，包括：数据生产者；FIFO缓冲器，在与写指针相对应的存储区域上存储从数据生产者传输的数据；第一消费者，弹出与FIFO缓冲器的第一读指针相对应的存储区域的数据；以及第二消费者，弹出与FIFO缓冲器的第二读指针相对应的存储区域的数据。FIFO缓冲器根据写指针与第一读指针之间的差值向第二消费者请求弹出操作，或者在与第二读指针相对应的存储区域上覆写从数据生产者提供的数据。

4. 发明授权

CN100419667C 具有单倍数据率和双倍数据率功能的先入先出存储装置失效
公开(公告)号：CN100419667C
公开(公告)日：2008-09-17
申请号：CN02820779.3
申请日：2002-08-20
申请人：集成装置技术公司
发明人： J·-J·杜 , M·F·鳌
IPC分类号： G06F5/06
CPC分类号： G06F5/06 , G06F2205/062
摘要：先入先出(FIFO)存储装置包括多个存储器，这些存储器配置为支持与写时钟信号(WCLK)同步操作的双倍数据率(DDR)或单倍数据率(SDR)写模式和与读时钟信号(RCLK)同步操作的DDR或SDR读模式的任意组合。所述FIFO存储装置在读端口和写端口上均提供了灵活的×4N、×2N和×N总线匹配，并允许在写时钟信号和读时钟信号的上升沿与下降沿上读写数据。还提供了可有效处理任何宽度DDR写模式与SDR读模式或任何宽度SDR写模式与任何宽度DDR读模式的定制标志产生和重传电路。

5. 发明公开

CN1571951A 具有单倍数据率和双倍数据率功能的先入先出存储装置失效
公开(公告)号：CN1571951A
公开(公告)日：2005-01-26
申请号：CN02820779.3
申请日：2002-08-20
申请人：集成装置技术公司
发明人： J·-J·杜 , M·F·鳌
IPC分类号： G06F5/06
CPC分类号： G06F5/06 , G06F2205/062
摘要：先入先出(FIFO)存储装置包括多个存储器，这些存储器配置为支持与写时钟信号(WCLK)同步操作的双倍数据率(DDR)或单倍数据率(SDR)写模式和与读时钟信号(RCLK)同步操作的DDR或SDR读模式的任意组合。所述FIFO存储装置在读端口和写端口上均提供了灵活的×4N、×2N和×N总线匹配，并允许在写时钟信号和读时钟信号的上升沿与下降沿上读写数据。还提供了可有效处理任何宽度DDR写模式与SDR读模式或任何宽度SDR写模式与任何宽度DDR读模式的定制标志产生和重传电路。

6. 发明公开

CN1035382A 先进先出(FIFO)信息缓冲控制器失效
公开(公告)号：CN1035382A
公开(公告)日：1989-09-06
申请号：CN88108439
申请日：1988-10-14
申请人：北方电信有限公司
发明人：尤塞夫·艾尔弗雷德·吉达 , 马丁·克洛德·勒费弗尔 , 卡迈因·安东尼奥·钱奇贝洛
IPC分类号： G11C8/00
CPC分类号： G06F5/14 , G06F2205/062
摘要：向FIFO(先进先出)存贮器(212)提供地址信息的FIFO控制电路(211)采用二加法计数器(217、218)，其一给出写地址，其另一给出读地址；还有选择地址(读或写)用的多路转换器(219)。用二存贮寄存器(243、244)暂存计数器输出，使计数器能以它们的原始“计数”再装入，从而能对存入FIFO存贮器的信息再读出或再写入。用逻辑电路给出两个状态输出信号，即满状态(或非满状态)及空状态(或非空状态)。

7. 发明公开

EP0312239A3 Message fifo buffer controller 失效
标题翻译：消息FIFO缓冲控制器
公开(公告)号：EP0312239A3
公开(公告)日：1991-02-13
申请号：EP88309253.8
申请日：1988-10-05
申请人： NORTHERN TELECOM LIMITED
发明人： Lefebvre, Martin Claude , Ciancibello, Carmine Antonio , Geadah, Youssef Alfred
IPC分类号： G06F5/06
CPC分类号： G06F5/14 , G06F2205/062
摘要： A FIFO (first in first out) control circuit (211) for providing address information to a FIFO memory (212). Two up counters (217, 218) are used; one to provide the write address and one to provide the read address. A multiplexer (219) selects which addresses (read or write) are used. Two storage registers (243,244) are used to temporarily "hold" the output from the counters. This enables the counters to be re-loaded with their original "count" to enable either a re-reading or a re-writing of a message stored in the FIFO memory. Logic circuitry is used to provide two status output signals, name full (or not) and empty (or not).

8. 发明授权

EP0312239B1 Message fifo buffer controller 失效
标题翻译：使馆FIFO缓冲控制器
公开(公告)号：EP0312239B1
公开(公告)日：1996-05-08
申请号：EP88309253.8
申请日：1988-10-05
申请人： NORTHERN TELECOM LIMITED
发明人： Lefebvre, Martin Claude , Ciancibello, Carmine Antonio , Geadah, Youssef Alfred
IPC分类号： G06F5/06
CPC分类号： G06F5/14 , G06F2205/062

9. 发明申请

WO2009043712A1 A MEMORY BUFFER SYSTEM AND A METHOD FOR OPERATING A MEMORY BUFFER SYSTEM FOR FAST DATA EXCHANGE 审中-公开
标题翻译：一种用于快速数据交换的存储器缓冲器系统的操作方法
公开(公告)号：WO2009043712A1
公开(公告)日：2009-04-09
申请号：PCT/EP2008/062263
申请日：2008-09-15
申请人： THOMSON LICENSING , SIEMENS, EDUARD , QIU, XIAOPENG
发明人： SIEMENS, EDUARD , QIU, XIAOPENG
IPC分类号： H04L12/56 , H04L1/18 , G06F5/12
CPC分类号： H04L1/1874 , G06F5/12 , G06F2205/062 , H04L1/1835 , H04L47/6245 , H04L49/90 , H04L49/901 , H04L49/9031 , H04L49/9047
摘要： This invention relates to a design of an efficient buffer management model in order to increase the efficiency of data exchange between two process threads, - e.g. when implementing a network transport protocol stack. This invention proposes to use an interconnected system of different kinds of memory buffers (100, 101, 102), implemented as asynchronous read/write ring buffers ARWRB. These buffers are organized in a way, in which data can be stored into the buffer or fetched from the buffer essentially avoiding synchronization means like mutexes or semaphores. In contrast to the conventional buffer management model, three ring buffers, namely send ring buffer (100), send token ring buffer (101) and receive ring buffer (102), are used within the transport protocol stack.
摘要翻译：本发明涉及有效的缓冲管理模型的设计，以便提高两个进程线程之间的数据交换的效率，例如。当实现网络传输协议栈时。本发明提出使用被实现为异步读/写环形缓冲器ARWRB的不同种类的存储缓冲器（100,101,102）的互连系统。这些缓冲器以一种方式组织，其中数据可以被存储到缓冲器中或者从缓冲器中提取，基本上避免了诸如互斥体或信号量之类的同步手段。与传统的缓冲器管理模型相比，在传输协议栈中使用三个环形缓冲器，即发送环形缓冲器（100），发送令牌环形缓冲器（101）和接收环形缓冲器（102）。

10. 发明申请

WO0186449A3 SYSTEM AND METHOD FOR JITTER COMPENSATION IN DATA TRANSFERS 审中-公开
标题翻译：数据传输中抖动补偿的系统和方法
公开(公告)号：WO0186449A3
公开(公告)日：2002-07-18
申请号：PCT/US0114553
申请日：2001-05-07
申请人： CROSSROADS SYS INC , NELSON MICHAEL A , BUCHT THOMAS W
发明人： NELSON MICHAEL A , BUCHT THOMAS W
IPC分类号： G06F5/10 , G06F5/14 , G06F5/06
CPC分类号： G06F5/14 , G06F2205/062
摘要： A system and method for compensating for differences between a recovered receive clock and an internal transmit clock in an elastic buffer and thereby preventing corruption of data. In one embodiment, the system comprises a circularly accessed buffer coupled to read and write logic. The read and write logic read and write to locations within the circular buffer as indicated by respective read and write pointers. The system further comprises control logic which compares the pointers to determine whether the buffer is approaching an underflow or overflow condition and adds or deletes fill words between frames of data to compensate for the underflow or overflow condition. In one embodiment, the system includes fill word logic which is configured to add a fill word bit to each received word and to set or clear the fill word bit to indicate whether or not the corresponding word is a fill word.
摘要翻译：一种用于补偿恢复的接收时钟和弹性缓冲器中的内部发送时钟之间的差异并从而防止数据损坏的系统和方法。在一个实施例中，系统包括耦合到读取和写入逻辑的循环访问的缓冲器。读取和写入逻辑读取和写入循环缓冲区内的各个读取和写入指针所指示的位置。该系统还包括控制逻辑，其比较指针以确定缓冲器是否接近下溢或溢出条件，并且在数据帧之间添加或删除填充字以补偿下溢或溢出状况。在一个实施例中，系统包括填充字逻辑，其被配置为向每个接收的字添加填充字位，并且设置或清除填充字位以指示对应的字是否是填充字。

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