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1. 发明授权

US5495433A Data processing circuit 失效
标题翻译：数据处理电路
公开(公告)号：US5495433A
公开(公告)日：1996-02-27
申请号：US353163
申请日：1994-12-09
申请人： Yukari Takata , Yukihiko Shimazu
发明人： Yukari Takata , Yukihiko Shimazu
IPC分类号： G06F7/00 , G06F7/48 , G06F9/30 , G06F9/34 , G06F7/38
CPC分类号： G06F7/48 , G06F2207/382
摘要： A data processing circuit being provided with a select and output circuit 5 selectively outputting an operation result of an arithmetic logic unit (ALU)4 to a D bus 8, a temporary latch 2 holding a data part of a register 11 into which the operation result is written, and a select and output circuit 3 selectively outputting the data held in the temporary latch 2 to the D bus 8, wherein the select and output circuit 5 for the ALU 4 outputs only bits corresponding to a designated writing size to the D bus 8, the select and output circuit 3 for the temporary latch 2 outputs other than bits corresponding to the designated writing size to the D bus 8, and the register 11 inputs and stores data from the D bus 8, thereby leading to be capable of reducing the area of the register file 1.
摘要翻译：一种数据处理电路，其具有选择和输出电路5，其选择性地向D总线8输出算术逻辑单元（ALU）4的运算结果;保存寄存器11的数据部分的临时锁存器2，其中运算结果并且选择和输出电路3选择性地将保存在临时锁存器2中的数据输出到D总线8，其中用于ALU 4的选择和输出电路5仅将对应于指定写入大小的位输出到D总线如图8所示，用于临时锁存器2的选择和输出电路3将与指定写入大小相对应的位输出到D总线8，并且寄存器11输入并存储来自D总线8的数据，从而导致能够减少寄存器文件的区域1。

2. 发明授权

US5915099A Bus interface unit in a microprocessor for facilitating internal and external memory accesses 失效
标题翻译：微处理器中的总线接口单元，用于便于内部和外部存储器访问
公开(公告)号：US5915099A
公开(公告)日：1999-06-22
申请号：US803858
申请日：1997-02-21
申请人： Yukari Takata , Mitsugu Satou , Hiroyuki Kondo , Katsunori Sawai
发明人： Yukari Takata , Mitsugu Satou , Hiroyuki Kondo , Katsunori Sawai
IPC分类号： G06F13/36 , G06F13/16 , G06F13/40 , G06F15/78 , G06F13/00
CPC分类号： G06F13/1605 , G06F13/4027
摘要： In a microprocesssor (101), a selector (7) is connected to a bus ID through a write buffer (5) and a DRAM (27), a cache (28) and an IQ (8) are also connected to the bus ID . The bus ID and the microprocessor (101) are connected to the external memory (4) and the external bus master (41) with a data bus D through a BIU (3). The microprocessor (101) is also connected to the external memory (4) and the external bus master (41) with an address bus (58) and control bus (57). The BIU (3) controls an access to a memory integrated in the microprocessor (101) and a memory externally connected thereto. With this configuration, the DRAM and the cache can be integrated together in the microprocessor which is externally connected to the bus master.
摘要翻译：在微处理器（101）中，选择器（7）通过写缓冲器（5）和DRAM（27），高速缓存（28）和IQ（8）连接到总线ID <0：127> 连接到总线ID <0：127>。总线ID <0：127>和微处理器（101）通过BIU（3）与数据总线D <0:15>连接到外部存储器（4）和外部总线主机（41）。微处理器（101）也用地址总线（58）和控制总线（57）连接到外部存储器（4）和外部总线主机（41）。 BIU（3）控制对集成在微处理器（101）中的存储器和外部与其连接的存储器的访问。利用这种配置，DRAM和高速缓存可以集成在外部连接到总线主机的微处理器中。

3. 发明授权

US5974493A Microcomputer with processor bus having smaller width than memory bus 失效
标题翻译：具有处理器总线的微型计算机具有比存储器总线更小的宽度
公开(公告)号：US5974493A
公开(公告)日：1999-10-26
申请号：US674873
申请日：1996-07-02
申请人： Naoto Okumura , Katsumi Dosaka , Yukari Takata
发明人： Naoto Okumura , Katsumi Dosaka , Yukari Takata
IPC分类号： G06F12/06 , G06F12/04 , G06F13/40 , G06F15/78 , G11C11/401 , G06F13/00
CPC分类号： G06F13/4018
摘要： A microcomputer comprises a processor, a memory and a buffer including a selector for changing a bus width, wherein a processor bus has a smaller width than that of a memory bus. The microcomputer further comprises a bus interface unit which has a selector for changing the bus width, and is used for inputting/outputting signals from/to the outside, and an external bus for connecting the bus interface unit and the outside, wherein the bus interface unit is connected to the memory via the memory bus, and the external bus has a smaller width than that of the memory bus. Still further the memory includes a plurality of memory regions, and the processor is disposed in a space of the memory regions.
摘要翻译：微型计算机包括处理器，存储器和包括用于改变总线宽度的选择器的缓冲器，其中处理器总线的宽度小于存储器总线的宽度。微型计算机还包括总线接口单元，其具有用于改变总线宽度的选择器，用于从外部输入/输出信号，以及用于连接总线接口单元和外部的外部总线，其中总线接口单元通过存储器总线连接到存储器，外部总线的宽度小于存储器总线的宽度。此外，存储器包括多个存储器区域，并且处理器设置在存储器区域的空间中。

4. 发明授权

US07051133B2 Arbitration circuit and data processing system 失效
标题翻译：仲裁电路和数据处理系统
公开(公告)号：US07051133B2
公开(公告)日：2006-05-23
申请号：US10603809
申请日：2003-06-26
申请人： Yukari Takata
发明人： Yukari Takata
IPC分类号： G06F13/14 , G06F13/36
CPC分类号： G06F13/364
摘要： An arbitration circuit and a data processing system which ensure fair bus access are provided. An arbitration circuit (1) has a priority check block (21) and a round robin block (22). The priority check block (21) checks pieces of priority information provided from processors, specifies a processor that is presenting priority information with the highest priority, i.e. a processor with the highest priority level, and outputs the result of the check (CHK) to the round robin block (22). The round robin block (22), holding the results of the previous arbitration process, generates and outputs a processor selecting signal (SE) on the basis of the priority check result (CHK) and a round robin order generated from the previous results.
摘要翻译：提供了确保公平总线访问的仲裁电路和数据处理系统。仲裁电路（1）具有优先级检查块（21）和循环块（22）。优先级检查块（21）检查从处理器提供的优先级信息，指定正在呈现具有最高优先级的优先级信息的处理器，即具有最高优先级的处理器，并将检查结果（CHK）输出到循环块（22）。保持先前仲裁处理结果的循环块（22）根据优先级检查结果（CHK）和从先前结果生成的轮询顺序生成并输出处理器选择信号（SE）。

5. 发明授权

US5519881A Priority encoder for accessing multiple registers simultaneously and a data processing system which uses it 失效
标题翻译：同时访问多个寄存器的优先编码器和使用它的数据处理系统
公开(公告)号：US5519881A
公开(公告)日：1996-05-21
申请号：US324313
申请日：1994-10-17
申请人： Toyohiko Yoshida , Yukari Takata
发明人： Toyohiko Yoshida , Yukari Takata
IPC分类号： G06F9/30 , G06F7/76 , G06F9/305 , G06F9/315 , G06F9/345 , H03M7/00 , G06F7/00
CPC分类号： G06F7/76 , G06F9/30032 , G06F9/345
摘要： A priority encoder which, when an instruction for transferring a plurality of register contents is executed, encodes two or more register addresses to which the contents are to be transferred from a register list, and a data processor capable of transferring two or more register contents simultaneously by comprising the same,
摘要翻译：优先编码器，当执行用于传送多个寄存器内容的指令时，从寄存器列表编码要传送内容的两个或更多个寄存器地址，以及能够同时传送两个或多个寄存器内容的数据处理器通过包括它们，

6. 发明授权

US5497468A Data processor that utilizes full data width when processing a string operation 失效
标题翻译：在处理字符串操作时利用完整数据宽度的数据处理器
公开(公告)号：US5497468A
公开(公告)日：1996-03-05
申请号：US327823
申请日：1994-10-20
申请人： Kunio Tani , Toyohiko Yoshida , Yukari Takata
发明人： Kunio Tani , Toyohiko Yoshida , Yukari Takata
IPC分类号： G06F7/00 , G06F7/02 , G06F9/30 , G06F9/305 , G06F9/315 , G06F17/30 , G06F7/66 , G06F7/20 , G06F7/38 , G06F9/00
CPC分类号： G06F7/026 , G06F17/30985 , G06F9/30021 , G06F9/30032 , G06F9/30167
摘要： A data processor which performs in parallel a comparison process of n (which is an integer 2 or more)--sets first size data a elements by logical add operation between data elements in executing a first instruction for processing simultaneously number of n first size data elements, and performs a comparison process of one-set second size data elements by logical product operation of the compared results of whole data elements in executing a second instruction for processing individually second size data elements whose size is n times of said first size.
摘要翻译：在n（其为整数2以上）的比较处理中并行执行的数据处理器通过在执行用于同时处理n个第一大小数据元素的数量的第一指令的数据元素之间的逻辑添加操作来对元素进行第一大小数据，并且通过执行用于处理大小为所述第一尺寸的n倍的第二尺寸数据元素的第二指令，通过整个数据元素的比较结果的逻辑积运算来执行一组第二尺寸数据元素的比较处理。

7. 发明授权

US5396610A Register address specifying circuit for simultaneously accessing two registers 失效
标题翻译：用于同时访问两个寄存器的寄存器地址指定电路
公开(公告)号：US5396610A
公开(公告)日：1995-03-07
申请号：US752129
申请日：1991-08-29
申请人： Toyohiko Yoshida , Yukari Takata
发明人： Toyohiko Yoshida , Yukari Takata
IPC分类号： G06F9/30 , G06F9/312 , G06F9/318 , G06F9/34 , G06F12/02
CPC分类号： G06F9/30043 , G06F9/30098 , G06F9/30112 , G06F9/30145 , G06F9/34
摘要： A register address specifying circuit capable of, besides accessing a register whose address is specified address, accessing also a register whose register address which is one address different from the specified register address, when executing the instruction for transferring a plurality of register contents, and a data processor which is able to access and transfer two register contents at the same time by comprising the same.
摘要翻译：一种寄存器地址指定电路，除了访问其地址是指定地址的寄存器之外，还可以在执行用于传送多个寄存器内容的指令时访问与寄存器地址不同的寄存器地址的寄存器地址，以及寄存器地址数据处理器能够通过包含相同的方式同时访问和传送两个寄存器内容。

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