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    • 1. 发明授权
      US08112263B2 Method for logic checking to check operation of circuit to be connected to bus 有权
    • Method for logic checking to check operation of circuit to be connected to bus
    • 用于检查要连接到总线的电路运行的逻辑检查方法
    • US08112263B2
    • 2012-02-07
    • US12432394
    • 2009-04-29
    • Yoshihiro Terashima , Hiroshi Nonoshita , Nobuyuki Yuasa
    • Yoshihiro Terashima , Hiroshi Nonoshita , Nobuyuki Yuasa
    • G06F17/50 , G01R31/00
    • G01R31/318357 , G01R31/318314 , G06F17/5022
    • To check operation of a circuit to be checked connected to a bus to which at least one master circuit and at least one slave circuit are connected, a model is connected to a bus in place of a master circuit or a slave circuit and cause given signals to be outputted at given timing for checking the operation of the circuit to be checked. Especially, by causing various data transfer to occur at random timing by a plurality of models, it is easy to cause severer than actual conditions to take place easily, enabling to enhance efficiency of checking. For example, when checking operation of a bus arbiter, a plurality of master models are connected in place of a plurality of master circuits to cause a request of bus accessibility to be outputted from each master model at random timing to check arbitration operation of a bus arbiter.
    • 为了检查要连接到至少一个主电路和至少一个从电路的总线的检查电路的操作，将模型连接到总线来代替主电路或从电路，并且产生给定信号 在给定的定时输出以检查要检查的电路的操作。 特别是通过多个模型的随机定时进行各种数据传送，容易使实际情况变得更加严重，能够提高检查效率。 例如，当检查总线仲裁器的操作时，代替多个主电​​路连接多个主机模型，以便在随机定时从每个主模型输出总线可访问性的请求，以检查总线的仲裁操作 仲裁者。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US07548841B2 Method for logic checking to check operation of circuit to be connected to bus 失效
    • Method for logic checking to check operation of circuit to be connected to bus
    • 用于检查要连接到总线的电路运行的逻辑检查方法
    • US07548841B2
    • 2009-06-16
    • US10291508
    • 2002-11-12
    • Yoshihiro Terashima , Hiroshi Nonoshita , Nobuyuki Yuasa
    • Yoshihiro Terashima , Hiroshi Nonoshita , Nobuyuki Yuasa
    • G06F17/50 , G01R31/00
    • G01R31/318357 , G01R31/318314 , G06F17/5022
    • To check operation of a circuit to be checked connected to a bus to which at least one master circuit and at least one slave circuit are connected, a model is connected to a bus in place of a master circuit or a slave circuit and cause given signals to be outputted at given timing for checking the operation of the circuit to be checked. Especially, by causing various data transfer to occur at random timing by a plurality of models, it is early to cause severer than actual conditions to take place easily, enabling to enhance efficiency of checking. For example, when checking operation of a bus arbiter, a plurality of master models are connected in place of a plurality of master circuits to cause a request of bus accessibility to be outputted from each master model at random timing to check arbitration operation of a bus arbiter.
    • 为了检查要连接到至少一个主电路和至少一个从电路的总线的检查电路的操作，将模型连接到总线来代替主电路或从电路，并且产生给定信号 在给定的定时输出以检查要检查的电路的操作。 特别是通过多种模式的随机定时进行各种数据传送，容易引起比实际情况更严重的问题，能够提高检查效率。 例如，当检查总线仲裁器的操作时，代替多个主电​​路连接多个主机模型，以便在随机定时从每个主模型输出总线可访问性的请求，以检查总线的仲裁操作 仲裁者。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明申请
      US20090210597A1 METHOD FOR LOGIC CHECKING TO CHECK OPERATION OF CIRCUIT TO BE CONNECTED TO BUS 有权
    • METHOD FOR LOGIC CHECKING TO CHECK OPERATION OF CIRCUIT TO BE CONNECTED TO BUS
    • 用于检查电路连接到总线的逻辑检查方法
    • US20090210597A1
    • 2009-08-20
    • US12432394
    • 2009-04-29
    • Yoshihiro Terashima , Hiroshi Nonoshita , Nobuyuki Yuasa
    • Yoshihiro Terashima , Hiroshi Nonoshita , Nobuyuki Yuasa
    • G06F13/00
    • G01R31/318357 , G01R31/318314 , G06F17/5022
    • To check operation of a circuit to be checked connected to a bus to which at least one master circuit and at least one slave circuit are connected, a model is connected to a bus in place of a master circuit or a slave circuit and cause given signals to be outputted at given timing for checking the operation of the circuit to be checked. Especially, by causing various data transfer to occur at random timing by a plurality of models, it is easy to cause severer than actual conditions to take place easily, enabling to enhance efficiency of checking. For example, when checking operation of a bus arbiter, a plurality of master models are connected in place of a plurality of master circuits to cause a request of bus accessibility to be outputted from each master model at random timing to check arbitration operation of a bus arbiter.
    • 为了检查要连接到至少一个主电路和至少一个从电路的总线的检查电路的操作，将模型连接到总线来代替主电路或从电路，并且产生给定信号 在给定的定时输出以检查要检查的电路的操作。 特别是通过多个模型的随机定时进行各种数据传送，容易使实际情况变得更加严重，能够提高检查效率。 例如，当检查总线仲裁器的操作时，代替多个主电​​路连接多个主机模型，以便在随机定时从每个主模型输出总线可访问性的请求，以检查总线的仲裁操作 仲裁者。
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