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1. 发明授权

US07337426B2 Pattern correcting method, mask making method, method of manufacturing semiconductor device, pattern correction system, and computer-readable recording medium having pattern correction program recorded therein 失效
标题翻译：图案校正方法，掩模制作方法，制造半导体器件的方法，图案校正系统以及其中记录有图案校正程序的计算机可读记录介质
公开(公告)号：US07337426B2
公开(公告)日：2008-02-26
申请号：US11115187
申请日：2005-04-27
申请人： Toshiya Kotani , Shigeki Nojima , Kazuhito Kobayashi
发明人： Toshiya Kotani , Shigeki Nojima , Kazuhito Kobayashi
IPC分类号： G06F17/50
CPC分类号： G03F1/36
摘要： There is disclosed a pattern correcting method comprising extracting a correction pattern, at least the one or more correction patterns being included in a first design pattern formed on a substrate, acquiring layout information from the first design pattern, the layout information affecting a finished plane shape of the correction pattern on the substrate, determining contents of correction onto the correction pattern on the basis of the layout information, generating a design pattern-2 corresponding to the layout information so as to be associated with the correction pattern, and correcting the correction pattern in accordance with the contents of correction corresponding to the design pattern-2.
摘要翻译：公开了一种图案校正方法，包括提取校正图案，至少一个或多个校正图案包括在形成在基板上的第一设计图案中，从第一设计图案获取布局信息，影响成品平面形状的布局信息基于所述布局信息确定校正图案的校正内容，生成与所述布局信息对应的设计图案-2以与所述校正图案相关联，以及校正所述校正图案按照与设计模式相对应的修正内容2。

2. 发明申请

US20050257188A1 Pattern correcting method, mask making method, method of manufacturing semiconductor device, pattern correction system, and computer-readable recording medium having pattern correction program recorded therein 失效
标题翻译：图案校正方法，掩模制作方法，制造半导体器件的方法，图案校正系统以及其中记录有图案校正程序的计算机可读记录介质
公开(公告)号：US20050257188A1
公开(公告)日：2005-11-17
申请号：US11115187
申请日：2005-04-27
申请人： Toshiya Kotani , Shigeki Nojima , Kazuhito Kobayashi
发明人： Toshiya Kotani , Shigeki Nojima , Kazuhito Kobayashi
IPC分类号： G03F1/36 , G03F1/68 , G03F1/70 , G03F7/20 , G06F17/50 , G11B5/60 , H01L21/027
CPC分类号： G03F1/36
摘要： There is disclosed a pattern correcting method comprising extracting a correction pattern, at least the one or more correction patterns being included in a first design pattern formed on a substrate, acquiring layout information from the first design pattern, the layout information affecting a finished plane shape of the correction pattern on the substrate, determining contents of correction onto the correction pattern on the basis of the layout information, generating a design pattern-2 corresponding to the layout information so as to be associated with the correction pattern, and correcting the correction pattern in accordance with the contents of correction corresponding to the design pattern-2.
摘要翻译：公开了一种图案校正方法，包括提取校正图案，至少一个或多个校正图案包括在形成在基板上的第一设计图案中，从第一设计图案获取布局信息，影响成品平面形状的布局信息基于所述布局信息确定校正图案的校正内容，生成与所述布局信息对应的设计图案-2以与所述校正图案相关联，以及校正所述校正图案按照与设计模式相对应的修正内容2。

3. 发明授权

US08809072B2 Sub-resolution assist feature arranging method and computer program product and manufacturing method of semiconductor device 有权
标题翻译：分解辅助功能布置方法和计算机程序产品及半导体器件的制造方法
公开(公告)号：US08809072B2
公开(公告)日：2014-08-19
申请号：US13051961
申请日：2011-03-18
申请人： Chikaaki Kodama , Toshiya Kotani , Shigeki Nojima , Shoji Mimotogi
发明人： Chikaaki Kodama , Toshiya Kotani , Shigeki Nojima , Shoji Mimotogi
IPC分类号： H01L21/66 , G01R31/26
CPC分类号： G03F1/36
摘要： According to a sub-resolution assist feature arranging method in embodiments, it is selected which of a rule base and a model base is set for which pattern region on pattern data corresponding to a main pattern as a type of the method of arranging the sub-resolution assist feature for improving resolution of the main pattern formed on a substrate. Then, the sub-resolution assist feature by the rule base is arranged in a pattern region set as the rule base and the sub-resolution assist feature by the model base is arranged in a pattern region set as the model base.
摘要翻译：根据实施例中的子分辨率辅助特征排列方法，选择规则库和模型库中的哪一个被设置为对应于主图案的图案数据上的哪个图案区域作为安排子图形的方法的类型，分辨率辅助功能，用于提高在基板上形成的主图案的分辨率。然后，将规则库的子分辨率辅助特征设置在设置为规则库的图案区域中，并且由模型库将子分辨率辅助特征排列在设置为模型库的图案区域中。

4. 发明授权

US08142961B2 Mask pattern correcting method, mask pattern inspecting method, photo mask manufacturing method, and semiconductor device manufacturing method 有权
标题翻译：掩模图案校正方法，掩模图案检查方法，光掩模制造方法和半导体器件制造方法
公开(公告)号：US08142961B2
公开(公告)日：2012-03-27
申请号：US12717914
申请日：2010-03-04
申请人： Toshiya Kotani , Satoshi Tanaka , Shigeki Nojima , Koji Hashimoto , Soichi Inoue
发明人： Toshiya Kotani , Satoshi Tanaka , Shigeki Nojima , Koji Hashimoto , Soichi Inoue
IPC分类号： G03F1/00
CPC分类号： G06F17/5068 , G03F1/36
摘要： A pattern correcting method for correcting a design pattern to form a desired pattern on a wafer is disclosed, which comprises defining an allowable dimensional change quantity of each of design patterns, defining a pattern correction condition for the each design pattern based on the allowable dimensional change quantity defined for the each design pattern, and correcting the each design pattern based on the pattern correction condition defined for the each design pattern.
摘要翻译：公开了一种用于校正在晶片上形成期望图案的设计图案的图案校正方法，其包括限定每个设计图案的允许尺寸变化量，基于允许的尺寸变化来定义每个设计图案的图案校正条件并且基于为每个设计图案定义的图案校正条件来校正每个设计图案。

5. 发明授权

US07788626B2 Pattern data correction method, pattern checking method, pattern check program, photo mask producing method, and semiconductor device manufacturing method 有权
标题翻译：图案数据校正方法，图案检查方法，图案检查程序，光掩模制造方法和半导体器件制造方法
公开(公告)号：US07788626B2
公开(公告)日：2010-08-31
申请号：US11138407
申请日：2005-05-27
申请人： Shigeki Nojima , Satoshi Tanaka , Toshiya Kotani , Kyoko Izuha , Soichi Inoue
发明人： Shigeki Nojima , Satoshi Tanaka , Toshiya Kotani , Kyoko Izuha , Soichi Inoue
IPC分类号： G06F17/50
CPC分类号： G03F1/36
摘要： A pattern data correction method is disclosed, which comprises preparing an integrated circuit pattern, setting a tolerance to the pattern that is allowable error range when the pattern is transferred on a substrate, creating a target pattern within the tolerance, and making correction for the target pattern to make a first correction pattern under a predetermined condition.
摘要翻译：公开了一种图案数据校正方法，其包括：准备集成电路图案，在图案在衬底上传送时设定容许误差范围的容许度，在公差内产生目标图案，并对目标进行校正模式以在预定条件下进行第一校正模式。

6. 发明授权

US07090949B2 Method of manufacturing a photo mask and method of manufacturing a semiconductor device 有权
标题翻译：制造光掩模的方法和制造半导体器件的方法
公开(公告)号：US07090949B2
公开(公告)日：2006-08-15
申请号：US10724738
申请日：2003-12-02
申请人： Shigeki Nojima , Shoji Mimotogi , Satoshi Tanaka , Toshiya Kotani , Shigeru Hasebe , Koji Hashimoto , Soichi Inoue , Osamu Ikenaga
发明人： Shigeki Nojima , Shoji Mimotogi , Satoshi Tanaka , Toshiya Kotani , Shigeru Hasebe , Koji Hashimoto , Soichi Inoue , Osamu Ikenaga
IPC分类号： G01F9/00
CPC分类号： G03F1/36 , G03F1/68
摘要： Disclosed is a method of manufacturing a photo mask comprising preparing mask data for a mask pattern to be formed on a mask substrate, calculating edge moving sensitivity with respect to each of patterns included in the mask pattern using the mask data, the edge moving sensitivity corresponding to a difference between a proper exposure dose and an exposure dose to be set when a pattern edge varies, determining a monitor portion of the mask pattern, based on the calculated edge moving sensitivity, actually forming the mask pattern on the mask substrate, acquiring a dimension of a pattern included in that portion of the mask pattern formed on the mask substrate which corresponds to the monitor portion, determining evaluation value for the mask pattern formed on the mask substrate, based on the acquired dimension, and determining whether the evaluation value satisfies predetermined conditions.
摘要翻译：公开了一种制造光掩模的方法，其包括：对掩模基板上形成的掩模图案准备掩模数据，使用掩模数据计算相对于包含在掩模图案中的每个图案的边缘移动灵敏度，边缘移动灵敏度对应对于在图案边缘变化时要设置的适当曝光剂量和曝光剂量之间的差异，基于计算出的边缘移动灵敏度确定掩模图案的监视部分，实际在掩模基板上形成掩模图案，获取基于所获取的尺寸，确定在掩模基板上形成的掩模图案的评估值，并且确定评估值是否满足的掩模图案的形成在掩模基板上的对应于监视部分的掩模图案的部分中的图案的尺寸预定条件。

7. 发明申请

US20050081180A1 Pattern dimension correction method and verification method using OPC, mask and semiconductor device fabricated by using the correction method, and system and software product for executing the correction method 失效
标题翻译：使用修正方法制作的OPC，掩模和半导体器件的图案尺寸校正方法和验证方法，以及执行校正方法的系统和软件产品
公开(公告)号：US20050081180A1
公开(公告)日：2005-04-14
申请号：US10920397
申请日：2004-08-18
申请人： Toshiya Kotani , Shigeki Nojima
发明人： Toshiya Kotani , Shigeki Nojima
IPC分类号： G03F1/36 , G03F1/68 , G03F1/70 , G06F17/50 , H01L21/00 , H01L21/027
CPC分类号： G03F1/36
摘要： According to the present invention, there is provided a method of correcting a finish pattern dimension by using OPC when a design pattern is formed on a wafer, comprising: selecting and determining a first design pattern included in the design pattern; acquiring a measurement value of a first finish pattern dimension when the first design pattern is formed on a wafer; determining a first calculation model by using the first finish pattern dimension; selecting and determining a second design pattern from the design pattern except for the first design pattern; performing first simulation by using the first calculation model, and calculating a second finish pattern dimension when the second design pattern is formed on a wafer; determining a second calculation model for performing second simulation which is faster than the first simulation, by using the first and second finish pattern dimensions; and performing the second simulation by using the second calculation model, and calculating a third finish pattern dimension of a third design pattern of the design pattern except for the first and second design patterns.
摘要翻译：根据本发明，提供了一种当在晶片上形成设计图案时通过使用OPC来校正精加工图案尺寸的方法，包括：选择和确定包括在设计图案中的第一设计图案; 当在晶片上形成第一设计图案时，获取第一精加工图案尺寸的测量值; 通过使用所述第一完成图案维度来确定第一计算模型; 从除了第一设计图案之外的设计图案中选择和确定第二设计图案; 通过使用第一计算模型执行第一模拟，以及当在晶片上形成第二设计图案时计算第二精加工图案尺寸; 通过使用第一和第二完成图案尺寸，确定用于执行比第一模拟更快的第二模拟的第二计算模型; 以及通过使用所述第二计算模型执行所述第二模拟，以及计算除了所述第一和第二设计图案之外的所述设计图案的第三设计图案的第三精加工图案尺寸。

8. 发明授权

US07571417B2 Method and system for correcting a mask pattern design 失效
标题翻译：用于校正掩模图案设计的方法和系统
公开(公告)号：US07571417B2
公开(公告)日：2009-08-04
申请号：US11012494
申请日：2004-12-16
申请人： Kyoko Izuha , Shigeki Nojima , Toshiya Kotani , Satoshi Tanaka
发明人： Kyoko Izuha , Shigeki Nojima , Toshiya Kotani , Satoshi Tanaka
IPC分类号： G06F17/50
CPC分类号： G03F7/70441 , G03F1/36
摘要： A pattern verification method includes preparing a desired pattern and a mask pattern forming the desired pattern on a substrate, defining at least one evaluation point on an edge of the desired pattern, defining at least one process parameter to compute the transferred/formed pattern, defining a reference value and a variable range for each of the process parameters, and computing a positional displacement for each first points corresponding to the evaluation point, first points computed using correction mask pattern and a plurality of combinations of parameter values obtained by varying the process parameters within the variable range or within the respective variable ranges. The positional displacement is a displacement between first point and the evaluation point. The method further includes computing a statistics of the positional displacements for each of the evaluation points, and outputting information modifying the mask pattern according to the statistics.
摘要翻译：模式验证方法包括在衬底上制备期望图案和形成期望图案的掩模图案，在期望图案的边缘上限定至少一个评估点，限定至少一个过程参数以计算所转移/形成的图案，定义针对每个处理参数的参考值和可变范围，并且计算与评估点相对应的每个第一点的位置偏移，使用校正掩模图案计算的第一点和通过改变处理参数获得的参数值的多个组合在可变范围内或在相应的可变范围内。位置偏移是第一点与评价点之间的位移。该方法还包括计算每个评估点的位置偏移的统计量，并根据统计信息输出修改掩模图案的信息。

9. 发明授权

US07213226B2 Pattern dimension correction method and verification method using OPC, mask and semiconductor device fabricated by using the correction method, and system and software product for executing the correction method 失效
标题翻译：使用修正方法制作的OPC，掩模和半导体器件的图案尺寸校正方法和验证方法，以及执行校正方法的系统和软件产品
公开(公告)号：US07213226B2
公开(公告)日：2007-05-01
申请号：US10920397
申请日：2004-08-18
申请人： Toshiya Kotani , Shigeki Nojima
发明人： Toshiya Kotani , Shigeki Nojima
IPC分类号： G06F17/50
CPC分类号： G03F1/36
摘要： A method of correcting a finish pattern dimension by using OPC when a design pattern is formed on a wafer, including selecting and determining a first design pattern included in the design pattern; acquiring a measurement value of a first finish pattern dimension when the first design pattern is formed on a wafer; determining a first calculation model by using the first finish pattern dimension; selecting and determining a second design pattern from the design pattern except for the first design pattern; performing first simulation by using the first calculation model, and calculating a second finish pattern dimension when the second design pattern is formed on a wafer; determining a second calculation model for performing second simulation which is faster than the first simulation, by using the first and second finish pattern dimensions; and performing the second simulation by using the second calculation model, and calculating a third finish pattern dimension of a third design pattern of the design pattern except for the first and second design patterns.
摘要翻译：一种当在晶片上形成设计图案时通过使用OPC来校正精加工图案尺寸的方法，包括选择和确定包括在设计图案中的第一设计图案; 当在晶片上形成第一设计图案时，获取第一精加工图案尺寸的测量值; 通过使用所述第一完成图案维度来确定第一计算模型; 从除了第一设计图案之外的设计图案中选择和确定第二设计图案; 通过使用第一计算模型执行第一模拟，以及当在晶片上形成第二设计图案时计算第二精加工图案尺寸; 通过使用第一和第二完成图案尺寸，确定用于执行比第一模拟更快的第二模拟的第二计算模型; 以及通过使用所述第二计算模型执行所述第二模拟，以及计算除了所述第一和第二设计图案之外的所述设计图案的第三设计图案的第三精加工图案尺寸。

10. 发明申请

US20070019058A1 Lithography simulation method, mask pattern preparation method, semiconductor device manufacturing method and recording medium 失效
标题翻译：光刻模拟法，掩模图案制备方法，半导体器件制造方法和记录介质
公开(公告)号：US20070019058A1
公开(公告)日：2007-01-25
申请号：US11485554
申请日：2006-07-13
申请人： Toshiya Kotani , Shigeki Nojima , Shoji Mimotogi
发明人： Toshiya Kotani , Shigeki Nojima , Shoji Mimotogi
IPC分类号： B41J2/385
CPC分类号： G03F7/70433 , G03F7/705
摘要： A lithography simulation method includes: taking in design data of a pattern to be formed on a substrate and mask data to prepare a mask pattern used in forming a latent image of the pattern on the substrate by transmission of an energy ray; obtaining the latent image of the pattern by calculation of an intensity of the energy ray; locally changing, at least in a portion corresponding to a pattern to be interested, a relative position in a direction of the intensity of the energy ray between a latent image curve and a reference intensity line in accordance with a distance between the pattern to be interested and a pattern of a neighboring region, the latent image curve being an intensity distribution curve of the energy ray constituting the latent image, the reference intensity line being defined to specify a position of an edge of the pattern to be interested; and calculating a distance between intersections of a portion of the latent image curve corresponding to the pattern to be interested and the reference intensity line in the changed relative position to define an interested line width of the pattern to be interested.
摘要翻译：光刻模拟方法包括：获取要在基板上形成的图案的设计数据，并且掩模数据，以通过透射能量线来制备用于在基板上形成图案的潜像所使用的掩模图案; 通过计算能量射线的强度来获得图案的潜像; 至少在与感兴趣的图案对应的部分中，根据感兴趣的图案之间的距离，在潜像图像曲线和参考强度线之间的能量射线的强度的方向上的相对位置以及相邻区域的图案，所述潜像曲线是构成所述潜像的能量射线的强度分布曲线，所述基准强度线被定义为指定所述图案的边缘的位置; 以及计算与感兴趣的图案对应的潜在图像曲线的一部分的交点与变化的相对位置中的基准强度线之间的距离，以定义感兴趣的图案的感兴趣的线宽。

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