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1. 发明授权

US06784682B1 Method of detecting shallow trench isolation corner thinning by electrical trapping 失效
标题翻译：通过电捕获检测浅沟槽隔离角变薄的方法
公开(公告)号：US06784682B1
公开(公告)日：2004-08-31
申请号：US10113259
申请日：2002-03-28
申请人： Tien-Chun Yang , Nian Yang , Hyeon-Seag Kim
发明人： Tien-Chun Yang , Nian Yang , Hyeon-Seag Kim
IPC分类号： G01R3126
CPC分类号： G01R31/2648
摘要： A method and apparatus for testing semiconductors comprising shallow trench isolation (STI) edge structures. An edge intensive shallow trench isolation structure (500) is coupled to a voltage source (310) and a current profile is recorded. A planar structure (600) on the same wafer is coupled to a voltage source and a current profile is recorded. A comparison of current profiles obtained for the two types of structures may indicate the presence and/or extent of STI corner effects. More specifically, a steeper slope for a normalized current versus time plot for an STI edge intensive structure (500) compared to a slope of a normalized plot of a planar structure (600) is indicative of an increased rate of electron trapping in STI corners, which may indicate that the STI corners are too thin. In this novel manner, STI corner thickness is observed in a non-destructive, electrical test process, resulting in higher quality and greater reliability of semiconductors using STI processes.
摘要翻译：一种用于测试包括浅沟槽隔离（STI）边缘结构的半导体的方法和装置。边缘密集的浅沟槽隔离结构（500）耦合到电压源（310）并且记录电流分布。在同一晶片上的平面结构（600）耦合到电压源并且记录电流分布。对于两种类型的结构获得的当前轮廓的比较可以指示STI拐角效应的存在和/或程度。更具体地，与平面结构（600）的归一化图的斜率相比，用于STI边缘密集结构（500）的归一化电流对时间图的更陡峭的斜率表示STI拐角中的电子捕获速率增加，这可能表明STI拐角太薄。以这种新颖的方式，在非破坏性电气测试过程中观察到STI拐角厚度，从而导致使用STI工艺的半导体的更高的质量和更高的可靠性。

2. 发明授权

US06825684B1 Hot carrier oxide qualification method 失效
标题翻译：热载体氧化物鉴定方法
公开(公告)号：US06825684B1
公开(公告)日：2004-11-30
申请号：US10165879
申请日：2002-06-10
申请人： Hyeon-Seag Kim , Amit P. Marathe , Nian Yang , Tien-Chun Yang
发明人： Hyeon-Seag Kim , Amit P. Marathe , Nian Yang , Tien-Chun Yang
IPC分类号： G01R3100
CPC分类号： G01R31/287 , H01L22/20
摘要： A method of generating a lifetime projection for semiconductor devices is disclosed. The disclosed method includes collecting lifetime information from a plurality of semiconductor devices at more than one stress condition. The method also includes determining the median lifetime for semiconductor devices at each of the stress conditions. Further, the method includes calculating a lifetime at each stress condition at which a predetermined percentage of the devices will exceed and extrapolating the lifetime for devices used at operating conditions.
摘要翻译：公开了一种为半导体器件生成寿命投影的方法。所公开的方法包括在多于一个应力条件下从多个半导体器件收集寿命信息。该方法还包括在每个应力条件下确定半导体器件的中值寿命。此外，该方法包括计算在预定百分比的装置将超过的每个应力条件下的寿命，并且对在操作条件下使用的装置的寿命进行推断。

3. 发明授权

US06856160B1 Maximum VCC calculation method for hot carrier qualification 失效
标题翻译：热载体资格的最大VCC计算方法
公开(公告)号：US06856160B1
公开(公告)日：2005-02-15
申请号：US10166105
申请日：2002-06-10
申请人： Hyeon-Seag Kim , Amit P. Marathe , Nian Yang , Tien-Chun Yang
发明人： Hyeon-Seag Kim , Amit P. Marathe , Nian Yang , Tien-Chun Yang
IPC分类号： G01R31/26 , G01R31/28
CPC分类号： G01R31/287 , G01R31/2621 , G01R31/2879
摘要： A method of generating an operating condition projection corresponding to a predetermined lifetime for semiconductor devices is disclosed. The disclosed method includes collecting lifetime information from a plurality of semiconductor devices at more than one stress condition by inducing a predetermined drain-source voltage for each stress condition. The method also includes determining the median lifetime for semiconductor devices at each of the stress conditions. Further, the method includes calculating a lifetime at each stress condition at which a predetermined percentage of the devices will exceed and extrapolating the lifetime for devices used at operating conditions.
摘要翻译：公开了一种产生对应于半导体器件的预定寿命的操作条件投影的方法。所公开的方法包括通过针对每个应力条件诱发预定的漏极 - 源极电压来收集来自多个半导体器件的多于一个应力条件下的寿命信息。该方法还包括在每个应力条件下确定半导体器件的中值寿命。此外，该方法包括计算在预定百分比的装置将超过的每个应力条件下的寿命，并且对在操作条件下使用的装置的寿命进行推断。

4. 发明授权

US06734028B1 Method of detecting shallow trench isolation corner thinning by electrical stress 失效
标题翻译：通过电应力检测浅沟槽隔离角变薄的方法
公开(公告)号：US06734028B1
公开(公告)日：2004-05-11
申请号：US10113152
申请日：2002-03-28
申请人： Tien-Chun Yang , Nian Yang , Hyeon-Seag Kim
发明人： Tien-Chun Yang , Nian Yang , Hyeon-Seag Kim
IPC分类号： H01L2166
CPC分类号： H01L22/34 , G01R31/275 , G01R31/2831
摘要： A method and apparatus for testing semiconductors comprising shallow trench isolation (STI) edge structures. An edge intensive shallow trench isolation structure (500) is coupled to a voltage source (310) and a current versus voltage profile is recorded. A planar structure (600) on the same wafer is coupled to a voltage source and a current versus voltage profile is recorded. An electrical stress is applied to both structures. Additional current profiles of each structure are obtained after the electrical stress. A comparison of difference current profiles obtained for the two types of structures may indicate the presence and/or the extent of STI corner effects. More specifically, a value for a normalized gate current difference for an STI edge intensive structure (500) greater than normalized gate current difference of a planar structure (600) is indicative of an increased rate of electron trapping in STI corners, which may indicate that the STI corners are too thin. In this novel manner, STI corner thickness may be observed in a non-destructive, electrical test process, resulting in higher quality and greater reliability of semiconductors using STI processes.
摘要翻译：一种用于测试包括浅沟槽隔离（STI）边缘结构的半导体的方法和装置。边缘密集的浅沟槽隔离结构（500）耦合到电压源（310），并记录电流对电压曲线。在同一晶片上的平面结构（600）被耦合到电压源并且记录电流对电压曲线。对两个结构都施加电应力。在电应力之后，获得每个结构的附加电流分布。对于两种类型的结构获得的差异电流曲线的比较可以指示STI拐角效应的存在和/或程度。更具体地，大于平面结构（600）的归一化栅极电流差的STI边缘强化结构（500）的归一化栅极电流差的值表示STI拐角中的电子捕获速率增加，这可以指示 STI角落太薄了。以这种新颖的方式，可以在非破坏性电气测试过程中观察到STI拐角厚度，从而导致使用STI工艺的半导体的更高质量和更高的可靠性。

5. 发明授权

US07948820B2 Circuit pre-charge to sense a memory line 有权
标题翻译：电路预充电以感测存储线
公开(公告)号：US07948820B2
公开(公告)日：2011-05-24
申请号：US11951262
申请日：2007-12-05
申请人： Tien-Chun Yang , Yonggang Wu , Nian Yang
发明人： Tien-Chun Yang , Yonggang Wu , Nian Yang
IPC分类号： G11C7/00
CPC分类号： G11C16/30 , G11C7/12 , G11C16/24
摘要： Commonly, read times of a memory line are slowed due to voltage overshoot and/or voltage undershoot. To eliminate these problems, a control component can manage voltage while a leakage component manages timing of voltage. This allows for a line pre-charge that produces increase read times. The control component can implement as a variable resistor that modifies value to compensate for temperature. The leakage component can include a capacitor configuration that allows voltage to pass.
摘要翻译：通常，存储线的读取时间由于电压过冲和/或电压下冲而变慢。为了消除这些问题，控制部件可以管理电压，同时泄漏部件管理电压的时序。这允许产生增加读取时间的线路预充电。控制组件可以实现一个可变电阻器来修改值来补偿温度。泄漏部件可以包括允许电压通过的电容器配置。

6. 发明申请

US20080266926A1 TRANSFER OF NON-ASSOCIATED INFORMATION ON FLASH MEMORY DEVICES 有权
标题翻译：在闪存存储器件上传输非相关信息
公开(公告)号：US20080266926A1
公开(公告)日：2008-10-30
申请号：US11741996
申请日：2007-04-30
申请人： Nian Yang , Yonggang Wu , Tien-Chun Yang
发明人： Nian Yang , Yonggang Wu , Tien-Chun Yang
IPC分类号： G11C5/06
CPC分类号： G11C8/12 , G11C7/12 , G11C7/18 , G11C16/24 , G11C2207/002
摘要： Manners for transferring information within a flash memory device across a memory array are described. A controller retrieves information from a storage unit and then a decoder decodes the information. The information is set across a series of bitlines through a pass gate to a second controller. The bitlines are both associated with the storage unit as well as bitlines associated with other storage units. A series of transistors is associated with each bitline. Different transistors are active based on if the bitlines are associated with the currently used storage unit.
摘要翻译：描述了通过存储器阵列在闪速存储器件内传送信息的方式。控制器从存储单元检索信息，然后解码器解码该信息。信息通过一个通过门到一个第二个控制器的一系列位线设置。位线都与存储单元相关联，以及与其他存储单元相关联的位线。一系列晶体管与每个位线相关联。基于如果位线与当前使用的存储单元相关联，不同的晶体管是有效的。

7. 发明授权

US06818462B1 METHOD OF DETERMINING THE ACTIVE REGION WIDTH BETWEEN SHALLOW TRENCH ISOLATION STRUCTURES USING A C-V MEASUREMENT TECHNIQUE FOR FABRICATING A FLASH MEMORY SEMICONDUCTOR DEVICE AND A DEVICE THEREBY FORMED 失效
标题翻译：使用C-V测量技术确定闪存隔离结构之间的活性区域宽度的方法，用于制造闪速存储器半导体器件及其形成的器件
公开(公告)号：US06818462B1
公开(公告)日：2004-11-16
申请号：US10224028
申请日：2002-08-19
申请人： Tien-Chun Yang , Nian Yang , Zhigang Wang
发明人： Tien-Chun Yang , Nian Yang , Zhigang Wang
IPC分类号： H01L2166
CPC分类号： H01L22/34 , H01L2924/0002 , H01L2924/00
摘要： A method of determining the active region width (10) of an active region (4) by measuring the respective capacitance values (C100, C100′, C100″) of respective composite capacitance structures (100, 100′, 100″), respectively comprising at least one capacitor element(16, 17, 18; 16′, 17′, 18″; 16″, 17″, 18″) having respective predetermined widths (Wi) for fabricating a flash memory semiconductor device, and a device thereby fabricated. The present method also comprises plotting the respective capacitance values (C100, C100′, C100″) as a quasi-linear function (CW) of the respective predetermined widths (Wi), extrapolating a calibration term (WC=0) from the quasi-linear function (CW), and subtracting the calibration term (WC=0) from the respective predetermined widths (Wi) to define and constrain the active region width (10) for facilitating device fabrication.
摘要翻译：通过测量各个复合电容结构（100,100'，100“）的各个电容值（C100，C100'，C100”）来确定有源区域（4）的有源区宽度（10）的方法，分别包括至少一个电容器元件（16,17,18; 16'，17“，18”，16“，17”，18“），其具有用于制造闪速存储器半导体器件的各自的预定宽度，以及由此制造的装置。本方法还包括将各个电容值（C100，C100'，C100“）绘制为各个预定宽度（Wi）的准线性函数（CW），从准准则中外推校准项（WC = 0）线性函数（CW），并从相应的预定宽度（Wi）减去校准项（WC = 0），以限定和约束有源区宽度（10）以便于器件制造。

8. 发明申请

US20080144390A1 Drain voltage regulator 有权
公开(公告)号：US20080144390A1
公开(公告)日：2008-06-19
申请号：US11639936
申请日：2006-12-15
申请人： Yonggang Wu , Nian Yang , Tien-Chun Yang
发明人： Yonggang Wu , Nian Yang , Tien-Chun Yang
IPC分类号： G11C16/12 , G11C7/12
CPC分类号： G11C7/16 , G11C5/147 , G11C7/12
摘要： A voltage regulator comprises resistor elements that mitigate variations in a program voltage (VPROG). In particular, the resistors allow copies of the voltage regulator to be fabricated more consistently across a semiconductor substrate. As such, variations in respective program voltages applied to different bitlines of a memory arrangement are mitigated. This mitigates yield loss as more devices perform as desired, thus necessitating fewer discards.

9. 发明授权

US06859748B1 Test structure for measuring effect of trench isolation on oxide in a memory device 有权
标题翻译：沟槽隔离对存储器件中氧化物的影响的测试结构
公开(公告)号：US06859748B1
公开(公告)日：2005-02-22
申请号：US10190420
申请日：2002-07-03
申请人： Nian Yang , Zhigang Wang , Tien-Chun Yang
发明人： Nian Yang , Zhigang Wang , Tien-Chun Yang
IPC分类号： H01L23/544 , G01R27/29 , G01S31/00
CPC分类号： H01L22/34
摘要： An apparatus for measuring effects of isolation processes (280) on an oxide layer (286) in a memory device (255) is described. In one embodiment, the apparatus comprises a structure (110) comprised of an array (110c) of memory devices (255). A testing unit (120) is coupled with the structure (110). The testing unit (120) is for performing various electrical tests on the array (110c) of memory devices (255). The testing unit (120) is also for providing data regarding each memory device (255) in the array (110c) of memory devices (255). An analyzer (120) is coupled with the structure (110) for analyzing results of the various electrical tests. This determines the condition of the oxide layer (286) of each memory device (255) in the array of memory devices (110c).
摘要翻译：描述了用于测量隔离过程（280）对存储器件（255）中的氧化物层（286）的影响的装置。在一个实施例中，该装置包括由存储器件（255）的阵列（110c）组成的结构（110）。测试单元（120）与结构（110）耦合。测试单元（120）用于在存储器件（255）的阵列（110c）上执行各种电测试。测试单元（120）还用于提供关于存储器件（255）的阵列（110c）中的每个存储器件（255）的数据。分析器（120）与结构（110）耦合，用于分析各种电气测试的结果。这决定了存储器件阵列（110c）中每个存储器件（255）的氧化物层（286）的状态。

10. 发明授权

US06759295B1 METHOD OF DETERMINING THE ACTIVE REGION WIDTH BETWEEN SHALLOW TRENCH ISOLATION STRUCTURES USING A GATE CURRENT MEASUREMENT TECHNIQUE FOR FABRICATING A FLASH MEMORY SEMICONDUCTOR DEVICE AND DEVICE THEREBY FORMED 有权
标题翻译：使用栅极电流测量技术确定闪存隔离结构之间的活动区域宽度的方法，用于制造闪速存储器半导体器件及其形成的器件
公开(公告)号：US06759295B1
公开(公告)日：2004-07-06
申请号：US10224737
申请日：2002-08-20
申请人： Tien-Chun Yang , Nian Yang , Zhigang Wang
发明人： Tien-Chun Yang , Nian Yang , Zhigang Wang
IPC分类号： H01I21336
CPC分类号： H01L22/34 , H01L2924/0002 , H01L2924/00
摘要： A method of determining the active region width (10) of an active region (4) by measuring the respective gate currents (Ig,100, Ig,100′, Ig,100″) of respective composite capacitance structures (100, 100′, 100″), respectively comprising at least one capacitor element (16, 17, 18; 16′, 17′, 18″; 16″, 17″, 18″) having respective predetermined widths (Wi) for fabricating a flash memory semiconductor device, and a device thereby fabricated. The present method also comprises plotting the respective gate currents (Ig,100, Ig,100 ′, Ig,100″) as a quasi-linear function (IW) of the respective predetermined widths (Wi), extrapolating a calibration term (WI=0) from the quasi-linear function (IW), and subtracting the calibration term (WIg=0) from the respective predetermined widths (Wi) to define and constrain the active region width (10) for facilitating device fabrication.
摘要翻译：通过测量各个复合电容结构（100,100'）的相应栅极电流（Ig，100，Ig，100'，Ig，100“）来确定有源区（4）的有源区宽度（10）的方法，，100“），分别包括至少一个具有相应预定宽度（Wi）的电容器元件（16,17,18; 16'，17”，18“，16”，17“，18”），制造闪速存储器半导体器件，以及由此制造的器件。本方法还包括将相应的栅极电流（Ig，100，Ig，100'，Ig，100“）绘制为各个预定宽度（Wi）的准线性函数（IW），外推校准项 = 0），并从相应的预定宽度（Wi）减去校准项（WIg = 0），以限定和约束有源区宽度（10）以便于器件制造。

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