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1. 发明授权

US08458545B2 Method and apparatus for testing of a memory with redundancy elements 有权
标题翻译：用冗余元素测试存储器的方法和装置
公开(公告)号：US08458545B2
公开(公告)日：2013-06-04
申请号：US12955354
申请日：2010-11-29
申请人： Tanmoy Roy , Harsh Rawat , Swapnil Bahl , Amit Chhabra , Nitin Jain , Jatin Fultaria
发明人： Tanmoy Roy , Harsh Rawat , Swapnil Bahl , Amit Chhabra , Nitin Jain , Jatin Fultaria
IPC分类号： G01R31/28
CPC分类号： G11C29/42 , G11C29/024
摘要： A circuit includes an input node configured to receive a test address input signal and circuitry configured to generate, from a first part of the test address input signal, a first address signal that selects a first address of a first part of a circuit to be tested and further generate, from a second part of the test address input signal, a second signal configured to select a second part of the circuit to be tested. Test circuitry is then configured to use the first address and the second part in a test mode.
摘要翻译：电路包括被配置为接收测试地址输入信号的输入节点和经配置以从测试地址输入信号的第一部分产生选择要测试的电路的第一部分的第一地址的第一地址信号的电路并且还从测试地址输入信号的第二部分生成被配置为选择要测试的电路的第二部分的第二信号。然后将测试电路配置为在测试模式下使用第一个地址和第二个部分。

2. 发明申请

US20120137188A1 METHOD AND APPARATUS FOR TESTING OF A MEMORY WITH REDUNDANCY ELEMENTS 有权
标题翻译：用于测试具有冗余元素的存储器的方法和装置
公开(公告)号：US20120137188A1
公开(公告)日：2012-05-31
申请号：US12955354
申请日：2010-11-29
申请人： Tanmoy Roy , Harsh Rawat , Swapnil Bahl , Amit Chhabra , Nitin Jain , Jatin Fultaria
发明人： Tanmoy Roy , Harsh Rawat , Swapnil Bahl , Amit Chhabra , Nitin Jain , Jatin Fultaria
IPC分类号： G01R31/28
CPC分类号： G11C29/42 , G11C29/024
摘要： A circuit includes an input node configured to receive a test address input signal and circuitry configured to generate, from a first part of the test address input signal, a first address signal that selects a first address of a first part of a circuit to be tested and further generate, from a second part of the test address input signal, a second signal configured to select a second part of the circuit to be tested. Test circuitry is then configured to use the first address and the second part in a test mode.
摘要翻译：电路包括被配置为接收测试地址输入信号的输入节点和经配置以从测试地址输入信号的第一部分产生选择要测试的电路的第一部分的第一地址的第一地址信号的电路并且还从测试地址输入信号的第二部分生成被配置为选择要测试的电路的第二部分的第二信号。然后将测试电路配置为在测试模式下使用第一个地址和第二个部分。

3. 发明申请

US20080059850A1 SELF PROGRAMMABLE SHARED BIST FOR TESTING MULTIPLE MEMORIES 有权
标题翻译：自我可编程共享的测试多个记忆的BIST
公开(公告)号：US20080059850A1
公开(公告)日：2008-03-06
申请号：US11848107
申请日：2007-08-30
申请人： Swapnil Bahl
发明人： Swapnil Bahl
IPC分类号： G11C29/12 , G06F11/27
CPC分类号： G11C29/16 , G06F11/27 , G11C2029/0401
摘要： A built-in self-test (BIST) device tests multiple embedded memories of different characteristics. The BIST includes a BIST controller, a delay generator, multiple interface modules, and a memory wrapper. The BIST controller generates an initialization sequence and a memory test algorithm. The delay generator provides a delay of an expected data, a valid signal, a BBAD signal, a BEND signal, and a BFAIL signal. The multiple interface modules provide signal pipelining for multiple memories through a bus. The bus carries signals form the BIST device to multiple memories and vice-versa. The memory wrapper decodes a selected memory for decompressing a memory data signal generated by said BIST device and further compresses a memory output signal.
摘要翻译：内置的自检（BIST）设备可以测试不同特性的多个嵌入式存储器。 BIST包括一个BIST控制器，一个延迟发生器，多个接口模块和一个内存包装器。 BIST控制器生成初始化序列和存储器测试算法。延迟发生器提供期望数据，有效信号，BBAD信号，BEND信号和BFAIL信号的延迟。多个接口模块通过总线为多个存储器提供信号流水线。总线将信号从BIST设备传送到多个存储器，反之亦然。存储器包装器对所选择的存储器进行解码，以解压缩由所述BIST设备生成的存储器数据信号，并进一步压缩存储器输出信号。

4. 发明申请

US20050246602A1 On-chip and at-speed tester for testing and characterization of different types of memories 有权
标题翻译：用于测试和表征不同类型存储器的片上和高速测试仪
公开(公告)号：US20050246602A1
公开(公告)日：2005-11-03
申请号：US11102556
申请日：2005-04-08
申请人： Swapnil Bahl , Balwant Singh
发明人： Swapnil Bahl , Balwant Singh
IPC分类号： G01R31/317 , G01R31/3187 , G11C29/00 , G11C29/12 , G11C29/16 , G01R31/28
CPC分类号： G11C29/16 , G01R31/31724 , G11C29/006 , G11C29/12015 , G11C2029/1208 , G11C2029/5602
摘要： An on-chip and at-speed testerfor testing and characterization of different types of memories in an integrated circuit device, comprising a Centralized Flow Controller for automatically controlling the test operations for selected test programs, and Localized Signal Generators located inside each memory block and controlled by said Centralized Flow Controller for applying specified test patterns on the associated memory array.
摘要翻译：一种用于在集成电路设备中测试和表征不同类型的存储器的片上和速度测试器，包括用于自动控制所选测试程序的测试操作的集中流量控制器，以及位于每个存储器块内的控制的本地化信号发生器由所述集中式流量控制器在相关联的存储器阵列上应用指定的测试图案。

5. 发明申请

US20060256636A1 Configurable length first-in first-out memory 有权
标题翻译：可配置长度先进先出存储器
公开(公告)号：US20060256636A1
公开(公告)日：2006-11-16
申请号：US11394874
申请日：2006-03-31
申请人： Swapnil Bahl , Balwant Singh
发明人： Swapnil Bahl , Balwant Singh
IPC分类号： G11C7/00
CPC分类号： G06F5/10 , G06F2205/063
摘要： A configurable length first-in first-out (FIFO) memory includes a memory core for storing data, a write address counter connected to the memory core for counting locations for writing the data to be stored, and a read address counter connected to the memory core for counting the locations for reading the stored data. The read address counter includes a comparator for generating a synchronous reset for itself. A selector is connected to the comparator for selecting a user defined FIFO length, or a pre-programmed write address counter length.
摘要翻译：可配置长度先进先出（FIFO）存储器包括用于存储数据的存储器核心，连接到存储器核心的写地址计数器，用于计数用于写入要存储的数据的位置，以及连接到存储器的读地址计数器用于计数读取存储数据的位置的核心。读地址计数器包括用于自身产生同步复位的比较器。选择器连接到比较器，用于选择用户定义的FIFO长度，或预编程的写入地址计数器长度。

6. 发明申请

US20120166860A1 SEQUENTIAL ON-CHIP CLOCK CONTROLLER WITH DYNAMIC BYPASS FOR MULTI-CLOCK DOMAIN TESTING 有权
标题翻译：具有动态旁路的连续片上时钟控制器进行多时域测试
公开(公告)号：US20120166860A1
公开(公告)日：2012-06-28
申请号：US13152013
申请日：2011-06-02
申请人： Shray Khullar , Swapnil Bahl
发明人： Shray Khullar , Swapnil Bahl
IPC分类号： G06F1/08
CPC分类号： G06F1/06 , G01R31/318552 , G01R31/318555 , G06F11/22
摘要： A controller includes a clock control unit configured to provide a first output to test circuitry and a bypass unit configured to provide a second output to a further controller. The controller is configured to cause the bypass unit to output the second output and to optionally cause the clock control unit to output the first output.
摘要翻译：控制器包括时钟控制单元，其被配置为向测试电路提供第一输出和配置成向另一个控制器提供第二输出的旁路单元。控制器被配置为使旁路单元输出第二输出，并且可选地使时钟控制单元输出第一输出。

7. 发明申请

US20050232028A1 On-chip storage memory for storing variable data bits 有权
标题翻译：用于存储可变数据位的片上存储器
公开(公告)号：US20050232028A1
公开(公告)日：2005-10-20
申请号：US11102463
申请日：2005-04-08
申请人： Swapnil Bahl , Balwant Singh
发明人： Swapnil Bahl , Balwant Singh
IPC分类号： G06F5/06 , G06F5/10 , G11C7/10 , G11C5/00
CPC分类号： G06F5/10 , G11C7/1006
摘要： An improved on-chip storage memory and method for storing variable data bits, the memory including an on-chip storage memory system for storing variable data bits that has a memory for storing data bits, a wrapper for converting the memory into a first-in first-out (FIFO) memory, and a controller for performing operations on the memory. In operation, the memory is converted into a FIFO memory after storing data, and output logic selects data to be output in a serial manner.
摘要翻译：一种用于存储可变数据位的改进的片上存储器和方法，所述存储器包括用于存储具有用于存储数据位的存储器的可变数据位的片上存储存储器系统，用于将存储器转换为先进先出先进先出（FIFO）存储器和用于对存储器执行操作的控制器。在操作中，存储器在存储数据之后被转换为FIFO存储器，并且输出逻辑选择要以串行方式输出的数据。

8. 发明申请

US20110264971A1 TESTING OF MULTI-CLOCK DOMAINS 有权
标题翻译：多时域测试
公开(公告)号：US20110264971A1
公开(公告)日：2011-10-27
申请号：US12821038
申请日：2010-06-22
申请人： Swapnil Bahl , Akhil Garg
发明人： Swapnil Bahl , Akhil Garg
IPC分类号： G01R31/3177 , G06F11/25
CPC分类号： G01R31/3177 , G01R31/318594
摘要： A system for testing multi-clock domains in an integrated circuit (IC) includes a plurality of clock sources coupled to a plurality of clock controllers. Each of the clock sources generates a fast clock associated with one of the multi-clock domains. Each of the clock controllers is configured to provide capture pulses to test one clock domain. The capture pulses provided to a clock domain are at a frequency of a fast clock associated with the clock domain. The clock controllers operate sequentially to provide the capture pulses to test the clock domains.
摘要翻译：用于在集成电路（IC）中测试多时钟域的系统包括耦合到多个时钟控制器的多个时钟源。每个时钟源产生与多时钟域之一相关联的快速时钟。每个时钟控制器配置为提供捕获脉冲以测试一个时钟域。提供给时钟域的捕获脉冲处于与时钟域相关联的快速时钟的频率。时钟控制器依次操作以提供捕获脉冲来测试时钟域。

9. 发明授权

US07814385B2 Self programmable shared bist for testing multiple memories 有权
标题翻译：用于测试多个存储器的自编程共享双绞线
公开(公告)号：US07814385B2
公开(公告)日：2010-10-12
申请号：US11848107
申请日：2007-08-30
申请人： Swapnil Bahl
发明人： Swapnil Bahl
IPC分类号： G01R31/28
CPC分类号： G11C29/16 , G06F11/27 , G11C2029/0401
摘要： A built-in self-test (BIST) device tests multiple embedded memories of different characteristics. The BIST includes a BIST controller, a delay generator, multiple interface modules, and a memory wrapper. The BIST controller generates an initialization sequence and a memory test algorithm. The delay generator provides a delay of an expected data, a valid signal, a BBAD signal, a BEND signal, and a BFAIL signal. The multiple interface modules provide signal pipelining for multiple memories through a bus. The bus carries signals form the BIST device to multiple memories and vice-versa. The memory wrapper decodes a selected memory for decompressing a memory data signal generated by said BIST device and further compresses a memory output signal.
摘要翻译：内置的自检（BIST）设备可以测试不同特性的多个嵌入式存储器。 BIST包括一个BIST控制器，一个延迟发生器，多个接口模块和一个内存包装器。 BIST控制器生成初始化序列和存储器测试算法。延迟发生器提供期望数据，有效信号，BBAD信号，BEND信号和BFAIL信号的延迟。多个接口模块通过总线为多个存储器提供信号流水线。总线将信号从BIST设备传送到多个存储器，反之亦然。存储器包装器对所选择的存储器进行解码，以解压缩由所述BIST设备生成的存储器数据信号，并进一步压缩存储器输出信号。

10. 发明授权

US07321520B2 Configurable length first-in first-out memory 有权
标题翻译：可配置长度先进先出存储器
公开(公告)号：US07321520B2
公开(公告)日：2008-01-22
申请号：US11394874
申请日：2006-03-31
申请人： Swapnil Bahl , Balwant Singh
发明人： Swapnil Bahl , Balwant Singh
IPC分类号： G11C7/00
CPC分类号： G06F5/10 , G06F2205/063
摘要： A configurable length first-in first-out (FIFO) memory includes a memory core for storing data, a write address counter connected to the memory core for counting locations for writing the data to be stored, and a read address counter connected to the memory core for counting the locations for reading the stored data. The read address counter includes a comparator for generating a synchronous reset for itself. A selector is connected to the comparator for selecting a user defined FIFO length, or a pre-programmed write address counter length.
摘要翻译：可配置长度先进先出（FIFO）存储器包括用于存储数据的存储器核心，连接到存储器核心的写地址计数器，用于计数用于写入要存储的数据的位置，以及连接到存储器的读地址计数器用于计数读取存储数据的位置的核心。读地址计数器包括用于自身产生同步复位的比较器。选择器连接到比较器，用于选择用户定义的FIFO长度，或预编程的写入地址计数器长度。

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