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    • 9. 发明申请
      US20050135167A1 Memory access circuit for adjusting delay of internal clock signal used for memory control 审中-公开
    • Memory access circuit for adjusting delay of internal clock signal used for memory control
    • 存储器访问电路，用于调整用于存储器控制的内部时钟信号的延迟
    • US20050135167A1
    • 2005-06-23
    • US10950471
    • 2004-09-28
    • Takashi Manabe
    • Takashi Manabe
    • G11C7/00 , G11C7/10 , G11C29/50
    • G11C29/50 , G11C7/1072 , G11C7/222 , G11C29/028 , G11C29/12015 , G11C29/50012 , G11C2029/0405 , G11C2207/2254
    • It is to form a memory access circuit comprising a memory, a clock generator for generating a reference clock signal, and a clock delay adjusting circuit for delaying the reference clock signal to create a delay clock signal. The clock delay adjusting circuit is a circuit for generating a plurality of delay clock signals of various delay value. The memory access circuit further comprises a test data generator for generating test data and a memory access test controller for supplying a memory writing test start signal in reply to the external synchronizing signal. The test data generator generates the test data in reply to the memory writing test start signal, writes the test data into the memory in synchronization with the reference clock, and supplies the write data corresponding to the test data in synchronization with the reference clock, and the memory access test controller reads the test data from the memory in synchronization with the delay clock signal, compares the read test data with the write data, and adjusts the memory access timing according to as a result of the comparison.
    • 形成存储器访问电路，其包括存储器，用于产生参考时钟信号的时钟发生器和用于延迟参考时钟信号以产生延迟时钟信号的时钟延迟调整电路。 时钟延迟调整电路是用于产生各种延迟值的多个延迟时钟信号的电路。 存储器访问电路还包括用于产生测试数据的测试数据发生器和用于提供存储器写入测试开始信号以回应外部同步信号的存储器访问测试控制器。 测试数据生成器响应于存储器写入测试开始信号产生测试数据，并将测试数据与参考时钟同步地写入存储器，并且将与测试数据相对应的写入数据与参考时钟同步地提供，以及 存储器访问测试控制器与延迟时钟信号同步地从存储器读取测试数据，将读取的测试数据与写入数据进行比较，并根据比较结果调整存储器存取时序。
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