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    • 1. 发明授权
      US07557614B1 Topology for a n-way XOR/XNOR circuit 失效
    • Topology for a n-way XOR/XNOR circuit
    • n路XOR / XNOR电路拓扑
    • US07557614B1
    • 2009-07-07
    • US12173569
    • 2008-07-15
    • Stefan Bonsels , Martin Padeffke , Tobias Werner , Alexander Woerner
    • Stefan Bonsels , Martin Padeffke , Tobias Werner , Alexander Woerner
    • H03K19/21
    • H03K19/215
    • A method for configuring a n-way XOR/XNOR circuit comprises providing a plurality of top stacks of PFETs each including at least three PFETs electrically connected between a high logic level and an output logic connection, providing a plurality of bottom stacks of NFETs each including at least three NFETs electrically connected between a low logic level and the output logic connection, connecting a source or a drain of the outermost PFET in each top stack to a source or a drain of a corresponding NFET in each bottom stack to generate inverted logic signals, inputting at least three input logic states to the stacks of PFETs to selectively connect or disconnect the output logic connection to the high logic level, inputting at least three input logic states to the stacks of NFETs to selectively connect or disconnect the output logic connection to the low logic level, and outputting a logic signal from the output logic connection.
    • 一种用于配置n路XOR / XNOR电路的方法包括提供多个顶层堆叠PFET，每个PFET包括电连接在高逻辑电平和输出逻辑连接之间的至少三个PFET，提供多个NFET堆叠，每个NFET包括 电连接在低逻辑电平和输出逻辑连接之间的至少三个NFET，将每个顶部堆叠中的最外侧PFET的源极或漏极连接到每个底部堆叠中的相应NFET的源极或漏极，以产生反相逻辑信号 将至少三个输入逻辑状态输入到PFET的堆叠中，以选择性地将输出逻辑连接连接或断开到高逻辑电平，将至少三个输入逻辑状态输入到NFET堆，以有选择地将输出逻辑连接 低逻辑电平，并从输出逻辑连接输出逻辑信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US07795914B2 Circuit design methodology to reduce leakage power 失效
    • Circuit design methodology to reduce leakage power
    • 电路设计方法，以减少漏电功率
    • US07795914B2
    • 2010-09-14
    • US12262255
    • 2008-10-31
    • Tobias Gemmeke , Friedrich Schroeder , Stefan Bonsels , Dieter Wendel
    • Tobias Gemmeke , Friedrich Schroeder , Stefan Bonsels , Dieter Wendel
    • H03K19/00 , H03K19/02
    • H03K19/09429 , H03K19/0016
    • A three stage circuit according to the invention comprises a data input, a data output, a control input, two voltage supply inputs. The first stage is electrically connected to the data input and control input and is defined by a combinatorial circuitry with two outputs. The second stage is defined by at least two transistors connected in series between the two voltage supply inputs with their inputs electrically connected to the respective outputs of the first stage and with a common output such that in connection with the first stage they operate as a tri-state gate. The third stage of that three stage circuit is electrically connected to the control input and the common output of the second stage. The three stage circuit is switched to a low leakage state by a control signal feed via the control input and setting the two transistors in their off state resulting in a second stage with a floating common output filtered by the third stage via the control signal actively driven the data output to a specific logic value.
    • 根据本发明的三级电路包括数据输入，数据输出，控制输入，两个电压输入。 第一级电连接到数据输入和控制输入，并由具有两个输出的组合电路定义。 第二级由两个电压源输入之间串联连接的至少两个晶体管形成，它们的输入电连接到第一级的相应输出，并具有共同的输出，使得与第一级连接时，它们以三 状态门 该三级电路的第三级电连接到第二级的控制输入和公共输出端。 三级电路经由控制输入端通过控制信号馈电切换到低泄漏状态，并将两个晶体管设置为关闭状态，从而产生第二级，其中第一级通过主动驱动的控制信号由第三级滤波的浮动公共输出 数据输出到一个特定的逻辑值。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明申请
      US20090115504A1 CIRCUIT DESIGN METHODOLOGY TO REDUCE LEAKAGE POWER 失效
    • CIRCUIT DESIGN METHODOLOGY TO REDUCE LEAKAGE POWER
    • 电路设计方法降低漏电功率
    • US20090115504A1
    • 2009-05-07
    • US12262255
    • 2008-10-31
    • Tobias Gemmeke , Friedrich Schroeder , Stefan Bonsels , Dieter Wendel
    • Tobias Gemmeke , Friedrich Schroeder , Stefan Bonsels , Dieter Wendel
    • H01L25/00
    • H03K19/09429 , H03K19/0016
    • A three stage circuit according to the invention comprises a data input, a data output, a control input, two voltage supply inputs. The first stage is electrically connected to the data input and control input and is defined by a combinatorial circuitry with two outputs. The second stage is defined by at least two transistors connected in series between the two voltage supply inputs with their inputs electrically connected to the respective outputs of the first stage and with a common output such that in connection with the first stage they operate as a tri-state gate. The third stage of that three stage circuit is electrically connected to the control input and the common output of the second stage. The three stage circuit is switched to a low leakage state by a control signal feed via the control input and setting the two transistors in their off state resulting in a second stage with a floating common output filtered by the third stage via the control signal actively driven the data output to a specific logic value.
    • 根据本发明的三级电路包括数据输入，数据输出，控制输入，两个电压输入。 第一级电连接到数据输入和控制输入，并由具有两个输出的组合电路定义。 第二级由两个电压源输入之间串联连接的至少两个晶体管形成，它们的输入电连接到第一级的相应输出，并具有共同的输出，使得与第一级连接时，它们以三 状态门 该三级电路的第三级电连接到第二级的控制输入和公共输出端。 三级电路经由控制输入端通过控制信号馈电切换到低泄漏状态，并将两个晶体管设置为关闭状态，从而产生第二级，其中第一级通过主动驱动的控制信号由第三级滤波的浮动公共输出 数据输出到一个特定的逻辑值。
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