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1. 发明公开

KR20200143988A 집적회로 장치 및 그 제조 방법 审中-公开
公开(公告)号：KR20200143988A
公开(公告)日：2020-12-28
申请号：KR20190071768
申请日：2019-06-17
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： SONG SEUNG MIN , SUH BONG SEOK , YANG JUNG GIL , JEONG SOO JIN
IPC分类号： H01L29/78 , H01L21/8238 , H01L27/092 , H01L29/66
摘要： 집적회로장치가개시된다. 집적회로장치는, 기판으로부터돌출되고제1 방향으로연장되는핀형활성영역; 상기핀형활성영역의상면으로부터이격되어배치되며채널영역을가지는복수의반도체패턴; 상기복수의반도체패턴을둘러싸며상기제1 방향에수직한제2 방향으로연장되는게이트전극으로서, 상기복수의반도체패턴중 최상부의반도체패턴상에배치되며상기제2 방향으로연장되는메인게이트부분과, 상기복수의반도체패턴사이에배치되는서브게이트부분을포함하는, 게이트전극; 상기메인게이트부분의양 측벽상에배치되는스페이서구조물; 및상기게이트전극의양 측에배치되며상기복수의반도체패턴에연결되고, 상기스페이서구조물의바닥면과접촉하는소스/드레인영역을포함하고, 상기최상부의반도체패턴의상부(upper portion)는상기제1 방향을따라제1 폭을가지고, 상기최상부의반도체패턴의바닥부(bottom portion)는상기제1 방향을따라상기제1 폭보다더 작은제2 폭을가지며, 상기메인게이트부분은상기메인게이트부분의바닥부에서상기기판의상면에수직한제3 방향을따라기울어진경사측벽을갖는다.

2. 发明公开

KR20200132363A 반도체 장치 审中-公开
公开(公告)号：KR20200132363A
公开(公告)日：2020-11-25
申请号：KR20190057758
申请日：2019-05-17
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： YANG JUNG GIL , KIM SUN WOOK , PARK JUN BEOM , KIM TAE YOUNG , BAE GEUM JONG
IPC分类号： H01L27/11 , H01L29/06 , H01L29/78
摘要： 반도체장치는제1 방향으로길게연장되는제1 핀형패턴, 제1 방향으로길게연장되고, 제1 핀형패턴과제2 방향으로이격된제2 핀형패턴, 제1 핀형패턴및 제2 핀형패턴과교차하는제1 게이트패턴및 제2 게이트패턴, 제1 게이트패턴및 제2 게이트패턴사이에, 제1 핀형패턴과교차하는제3 게이트패턴및 제4 게이트패턴, 제2 핀형패턴과교차하고, 제3 게이트패턴과제2 방향으로이격된제5 게이트패턴, 제2 핀형패턴과교차하고, 제4 게이트패턴과제2 방향으로이격된제6 게이트패턴, 제1 핀형패턴상에서, 제1 게이트패턴및 제3 게이트패턴사이와, 제3 게이트패턴및 제4 게이트패턴사이와, 제4 게이트패턴및 제2 게이트패턴사이에순차적으로배치된제1 내지제3 반도체패턴, 및제2 핀형패턴상에서, 제1 게이트패턴및 제5 게이트패턴사이와, 제5 게이트패턴및 제6 게이트패턴사이와, 제6 게이트패턴및 상기제2 게이트패턴사이에순차적으로배치된제4 내지제6 반도체패턴을포함하고, 제1 반도체패턴내지제4 반도체패턴과, 제6 반도체패턴은각각배선구조체와전기적으로연결되고, 제5 반도체패턴은배선구조체와비연결된다.

3. 发明公开

KR20200141142A 반도체 장치 审中-公开
公开(公告)号：KR20200141142A
公开(公告)日：2020-12-18
申请号：KR20190067746
申请日：2019-06-10
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： YANG JUNG GIL , SONG SEUNG MIN , JEONG SOO JIN , BAE DONG IL , SUH BONG SEOK
IPC分类号： H01L29/423 , H01L21/02 , H01L21/28 , H01L21/311 , H01L21/8238 , H01L27/092 , H01L29/66
摘要： 반도체장치의성능및 신뢰성을개선할수 있는반도체장치를제공하는것이다. 반도체장치는기판상에, 제1 방향으로연장되는제1 측벽과제2 측벽을포함하는활성영역, 및활성영역상의에피택셜패턴을포함하고, 에피택셜패턴은활성영역의제1 측벽으로부터연장되는제1 에피측벽과, 활성영역의제2 측벽으로부터연장되는제2 에피측벽을포함하고, 제1 에피측벽은제1 에피하부측벽과, 제1 에피상부측벽과, 제1 에피하부측벽및 제1 에피상부측벽을연결하는제1 에피연결측벽을포함하고, 제2 에피측벽은제2 에피하부측벽과, 제2 에피상부측벽과, 제2 에피하부측벽및 제2 에피상부측벽을연결하는제2 에피연결측벽을포함하고, 활성영역으로부터멀어짐에따라, 제1 에피상부측벽및 제2 에피상부측벽사이의거리는감소하고, 제1 에피하부측벽및 제2 에피하부측벽은각각기판의상면과나란하게연장되는부분을포함한다.

4. 发明公开

KR20200136230A 집적회로 장치 및 그 제조 방법 审中-公开
公开(公告)号：KR20200136230A
公开(公告)日：2020-12-07
申请号：KR20190062057
申请日：2019-05-27
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： SONG SEUNG MIN , PARK JUN BEOM , SUH BONG SEOK , YANG JUNG GIL
IPC分类号： H01L27/092 , H01L21/8238 , H01L27/12 , H01L29/66 , H01L29/78
摘要： 집적회로장치가개시된다. 집적회로장치는, 기판으로부터돌출되고제1 방향으로연장되는핀형활성영역; 상기핀형활성영역의상면으로부터이격되어배치되며채널영역을가지는복수의반도체패턴; 상기복수의반도체패턴을둘러싸며상기제1 방향에수직한제2 방향으로연장되는게이트전극으로서, 최상부반도체패턴상에배치되며상기제2 방향으로연장되는메인게이트부분과, 상기복수의반도체패턴사이에배치되는서브게이트부분을포함하는, 게이트전극; 및상기게이트전극의양 측에배치되며상기복수의반도체패턴에연결되는소스/드레인영역을포함하고, 상기서브게이트부분은서브게이트중앙부와상기서브게이트중앙부로부터상기제2 방향을따라양 단부에위치하는서브게이트에지부를포함하고, 평면도에서상기서브게이트중앙부의상기제1 방향을따른제1 폭은상기서브게이트에지부의상기제1 방향을따른제2 폭보다작다.

5. 发明公开

KR20200134404A 반도체 장치 审中-公开
公开(公告)号：KR20200134404A
公开(公告)日：2020-12-02
申请号：KR20190059798
申请日：2019-05-22
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： YANG JUNG GIL , SONG SEUNG MIN , JEONG SOO JIN , BAE DONG IL , SUH BONG SEOK
IPC分类号： H01L29/423 , H01L21/8238 , H01L29/06 , H01L29/78
摘要： 게이트올 어라운드구조를갖는트랜지스터에서, 성능및 신뢰성을개선할수 있는반도체장치를제공하는것이다. 반도체장치는제1 트렌치에의해분리되고, 제1 방향으로각각연장되는제1 핀형패턴및 제2 핀형패턴, 제1 핀형패턴상의제1 나노시트, 제2 핀형패턴상의제2 나노시트, 제1 트렌치의측벽의적어도일부와, 바닥면을따라연장되는제1 핀라이너, 제1 핀라이너상에, 제1 트렌치의일부를채우는제1 필드절연막, 및제1 핀형패턴의종단과중첩되고, 제1 게이트스페이서를포함하는제1 게이트구조체로, 제1 트렌치의바닥면으로부터제1 게이트스페이서의바닥면까지의높이는제1 트렌치의바닥면으로부터제1 필드절연막의상면까지의높이보다큰 제1 게이트구조체를포함한다.

6. 发明公开

KR20180070316A 반도체 장치 및 그 제조 방법 审中-公开
公开(公告)号：KR20180070316A
公开(公告)日：2018-06-26
申请号：KR20160172883
申请日：2016-12-16
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： YANG JUNG GIL , PARK WOO SEOK , BAE GEUM JONG , BAE DONG IL , SONG SEUNG MIN
IPC分类号： H01L29/06 , H01L29/41 , H01L29/423 , H01L29/66 , H01L29/78
CPC分类号： H01L27/0924 , H01L21/823456 , H01L21/823468 , H01L29/0646 , H01L29/0653 , H01L29/0673 , H01L29/165 , H01L29/20 , H01L29/42392 , H01L29/7853
摘要： 반도체장치가개시된다. 반도체장치는, 기판의제1 영역상에형성되는제1 트랜지스터와, 상기기판의제2 영역상에형성되는제2 트랜지스터를포함하고, 상기제1 트랜지스터는제1 채널영역을가지는제1 나노와이어와, 상기제1 나노와이어를둘러싸는제1 게이트전극과, 상기제1 나노와이어와상기제1 게이트전극과의사이에개재된제1 게이트유전층과, 상기제1 나노와이어의일단에연결되어있는제1 소스/드레인영역과, 상기제1 게이트유전층과상기제1 소스/드레인영역과의사이에개재된내측절연스페이서를포함하고, 상기제2 트랜지스터는제2 채널영역을가지는제2 나노와이어와, 상기제2 나노와이어를둘러싸는제2 게이트전극과, 상기제2 나노와이어와상기제2 게이트전극과의사이에개재된제2 게이트유전층과, 상기제2 나노와이어의일단에연결되고상기제1 소스/드레인영역과는다른물질로이루어지는제2 소스/드레인영역을포함한다.

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