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    • 2. 发明授权
      US07647220B2 Transistor-level timing analysis using embedded simulation 失效
    • Transistor-level timing analysis using embedded simulation
    • 使用嵌入式仿真的晶体管级定时分析
    • US07647220B2
    • 2010-01-12
    • US10042512
    • 2001-10-18
    • Pawan Kulshreshtha , Robert J. Palermo , Mohammad Mortazavi , Cyrus Bamji , Hakan Yalcin
    • Pawan Kulshreshtha , Robert J. Palermo , Mohammad Mortazavi , Cyrus Bamji , Hakan Yalcin
    • G06F17/50
    • G06F17/5022
    • A high accuracy method for transistor-level static timing analysis is disclosed. Accurate static timing verification requires that individual gate and interconnect delays be accurately calculated. At the sub-micron level, calculating gate and interconnect delays using delay models can result in reduced accuracy. Instead, the proposed method calculates delays through numerical integration using an embedded circuit simulator. It takes into account short circuit current and carefully chooses the set of conditions that results in a tight upper bound of the worst case delay for each gate. Similar repeating transistor configurations of gates in the circuit are automatically identified and a novel interpolation based caching scheme quickly computes gate delays from the delays of similar gates. A tight object code level integration with a commercial high speed transistor-level circuit simulator allows efficient invocation of the simulation.
    • 公开了一种用于晶体管级静态时序分析的高精度方法。 精确的静态定时验证要求精确计算各个门和互连延迟。 在亚微米级，使用延迟模型计算门和互连延迟可能导致精度降低。 相反，所提出的方法通过使用嵌入式电路模拟器的数值积分来计算延迟。 考虑到短路电流，并仔细选择导致每个门极差延迟严格上限的一组条件。 自动识别电路中相似的重复晶体管配置，并且一种新颖的基于插值的缓存方案可以从相似门的延迟中快速计算门延迟。 与商用高速晶体管级电路仿真器紧密的目标代码级集成可以有效地调用仿真。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US5831869A Method of compacting data representations of hierarchical logic designs used for static timing analysis 失效
    • Method of compacting data representations of hierarchical logic designs used for static timing analysis
    • 压缩用于静态时序分析的分层逻辑设计的数据表示的方法
    • US5831869A
    • 1998-11-03
    • US573015
    • 1995-12-15
    • Clive Robert Ellis , Robert J. Palermo
    • Clive Robert Ellis , Robert J. Palermo
    • G06F17/50
    • G06F17/5045 , G06F17/5031
    • An automatic process of compacting or "flattening" a hierarchical multi-level logic design for more efficient timing analysis purposes while using electronic design automation tools, the hierarchical multi-level logic design having at least one higher level logic design including at least one instance, but typically a plurality of instances, of a lower level logic design. The process includes creating a file for storing logic design data defining a lower level logic design and timing analysis input data for the lower level logic design, deleting selected logic design data from the file wherein the deleted data represents all internal paths and components of the lower level logic which are not connected to the higher level logic design, thereby leaving only data for external paths and components of the lower level logic design connected to the higher level logic design in the file. The file creation and internal path and component deletion steps are repeated for all lower level logic designs in the overall hierarchical multi-level logic design. Another file is created to hold the logic design data defining the higher level logic design and timing analysis input data for the higher level logic design. The modified logic design data and timing analysis data for the lower level logic designs in the lower level logic design files are automatically substituted into appropriate places in the file for the higher level logic design, thereby decreasing the size of the overall logic design data being processed for timing analysis purposes.
    • 在使用电子设计自动化工具的同时，压缩或“扁平化”分级多级逻辑设计以实现更有效的时序分析目的的自动过程，具有至少一个更高级逻辑设计的分级多级逻辑设计包括至少一个实例， 但通常是较低级逻辑设计的多个实例。 该过程包括创建用于存储逻辑设计数据的文件，其定义用于较低级逻辑设计的较低级别逻辑设计和时序分析输入数据，从文件中删除所选择的逻辑设计数据，其中，删除的数据表示所有内部路径和下层 电平逻辑不连接到较高级别的逻辑设计，从而仅留下连接到文件中较高级逻辑设计的较低级别逻辑设计的外部路径和组件的数据。 在整体分层多层次逻辑设计中，对所有较低级逻辑设计重复文件创建和内部路径和组件删除步骤。 创建另一个文件来保存定义更高级逻辑设计和时序分析输入数据的逻辑设计数据，用于较高级逻辑设计。 用于较低级别逻辑设计文件中的较低级别逻辑设计的经修改的逻辑设计数据和时序分析数据被自动替换为用于较高级逻辑设计的文件中的适当位置，从而减小正在处理的整体逻辑设计数据的大小 用于时序分析目的。
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    • 4. 发明授权
      US06760894B1 Method and mechanism for performing improved timing analysis on virtual component blocks 有权
    • Method and mechanism for performing improved timing analysis on virtual component blocks
    • 对虚拟组件块执行改进的时序分析的方法和机制
    • US06760894B1
    • 2004-07-06
    • US10173202
    • 2002-06-14
    • Hakan Yalcin , Cyrus S. Bamji , Mohammad S. Mortazavi , Robert J. Palermo
    • Hakan Yalcin , Cyrus S. Bamji , Mohammad S. Mortazavi , Robert J. Palermo
    • G06F1750
    • G06F17/5022
    • A method and mechanism for performing a timing analysis on virtual component blocks, which is an abstraction of a circuit block is provided. A set of modes for a circuit block are identified, where a mode is a set of meaningful control input values. Each functionally meaningful or useful control input combination is applied to the circuit block. For each control input combination applied, a delay for each data input/output path and each control input/output path not passing through a blocked circuit node for the applied combination of control inputs is calculated. The delay information for the data paths and control paths is stored within a timing model. The delay information may include a maximum or minimum delay for the circuit block. The timing of sequential circuit blocks may also characterized using the methods and mechanisms herein.
    • 提供了一种用于对作为电路块的抽象的虚拟分量块执行定时分析的方法和机制。 识别电路块的一组模式，其中模式是一组有意义的控制输入值。 每个功能有意义或有用的控制输入组合被应用于电路块。 对于所应用的每个控制输入组合，计算每个数据输入/输出路径和每个控制输入/输出路径的延迟不通过用于控制输入的组合的阻塞电路节点。 数据路径和控制路径的延迟信息存储在定时模型中。 延迟信息可以包括电路块的最大或最小延迟。 顺序电路块的定时也可以使用本文中的方法和机制进行表征。
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    • 6. 发明授权
      US5761097A Logic timing analysis for multiple-clock designs 失效
    • Logic timing analysis for multiple-clock designs
    • 多时钟设计的逻辑时序分析
    • US5761097A
    • 1998-06-02
    • US766112
    • 1996-12-16
    • Robert J. Palermo
    • Robert J. Palermo
    • G06F17/50 , G06F1/06 , H03K23/42 , H03K23/58
    • G06F17/5031
    • A system and method for detecting timing design errors in a design having multiple state devices clocked by multiple clock signals. The design includes at least first and second state devices clocked by first and second clock signals. A reference time is designated, and a time differential between successive triggering edges of the first and second clock signals is calculated. The time of the occurrence of each triggering edge of the first and second clock signal is calculated with respect to the reference time, rather than directly with respect to each other. The calculation of the time differential includes storing a period time and a time offset the first and second clock signals. The time offsets are time durations measured from the reference time to the first pulse of each of the first and second clock signals that occur simultaneously with, or subsequent to, the reference time. The calculated time differential is then compared to the known, worst-case timing parameters to determine whether a timing error exists.
    • 一种用于检测具有由多个时钟信号计时的多个状态装置的设计中的定时设计误差的系统和方法。 该设计至少包括由第一和第二时钟信号计时的第一和第二状态装置。 指定参考时间，并且计算第一和第二时钟信号的连续触发边缘之间的时间差。 第一和第二时钟信号的每个触发边沿的发生时间相对于参考时间而不是直接相对于彼此来计算。 时间差的计算包括存储周期时间和偏移第一和第二时钟信号的时间。 时间偏移是从参考时间到与参考时间同时或之后发生的每个第一和第二时钟信号的第一脉冲测量的持续时间。 然后将所计算的时间差与已知的最坏情况的定时参数进行比较，以确定是否存在定时误差。
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