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    • 5. 发明申请
      US20080155488A1 DEVICE FOR AVOIDING TIMING VIOLATIONS RESULTING FROM PROCESS DEFECTS IN A BACKFILLED METAL LAYER OF AN INTEGRATED CIRCUIT 失效
    • DEVICE FOR AVOIDING TIMING VIOLATIONS RESULTING FROM PROCESS DEFECTS IN A BACKFILLED METAL LAYER OF AN INTEGRATED CIRCUIT
    • 用于避免由集成电路的回填金属层中的过程缺陷导致的定时违规的设备
    • US20080155488A1
    • 2008-06-26
    • US11538187
    • 2006-10-03
    • RICHARD T. SCHULTZ , Thomas R. O'Brien
    • RICHARD T. SCHULTZ , Thomas R. O'Brien
    • G06F17/50
    • G06F17/5068 , G06F2217/12 , Y02P90/265
    • A method and firmware for avoiding timing violations resulting from process defects in a backfilled metal layer of an integrated circuit includes steps of receiving as input timing information for an integrated circuit design including at least one metal layer and a plurality of signal wires and dummy metal wires in the metal layer, finding at least one of a setup time and a hold time for each signal wire in the metal layer from the timing information, identifying a timing-critical signal wire from at least one of the setup time and the hold time for one of the signal wires that would produce a timing violation in the signal wire when the signal wire is shorted to a dummy metal wire by a process defect in the metal layer, calculating at least one of a wire width, a fracture interval, and a spacing for modifying the dummy metal wire to avoid the timing violation in the timing-critical signal wire, and generating as output at least one of the wire width and the fracture interval for the dummy metal wire.
    • 一种用于避免由集成电路的回填金属层中的工艺缺陷引起的定时违规的方法和固件包括以下步骤：接收用于集成电路设计的输入定时信息，该集成电路设计包括至少一个金属层和多条信号线以及虚设金属线 在金属层中，从定时信息中找出金属层中的每个信号线的建立时间和保持时间中的至少一个，从建立时间和保持时间的至少一个识别时序关键信号线， 当信号线通过金属层中的工艺缺陷而短路到虚设金属线时，在信号线中将产生定时违规的信号线中的一条，计算线宽度，断裂间隔和 间隔，用于修改虚拟金属线，以避免在时间关键信号线中的定时违反，并且产生作为输出的线宽度和断裂间隔中的至少一个 虚拟金属线。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US07392496B1 Device for avoiding timing violations resulting from process defects in a backfilled metal layer of an integrated circuit 失效
    • Device for avoiding timing violations resulting from process defects in a backfilled metal layer of an integrated circuit
    • 用于避免由集成电路的填充金属层中的工艺缺陷引起的定时违规的装置
    • US07392496B1
    • 2008-06-24
    • US11538187
    • 2006-10-03
    • Richard T. Schultz , Thomas R. O'Brien
    • Richard T. Schultz , Thomas R. O'Brien
    • G06F17/50
    • G06F17/5068 , G06F2217/12 , Y02P90/265
    • A method and firmware for avoiding timing violations resulting from process defects in a backfilled metal layer of an integrated circuit includes steps of receiving as input timing information for an integrated circuit design including at least one metal layer and a plurality of signal wires and dummy metal wires in the metal layer, finding at least one of a setup time and a hold time for each signal wire in the metal layer from the timing information, identifying a timing-critical signal wire from at least one of the setup time and the hold time for one of the signal wires that would produce a timing violation in the signal wire when the signal wire is shorted to a dummy metal wire by a process defect in the metal layer, calculating at least one of a wire width, a fracture interval, and a spacing for modifying the dummy metal wire to avoid the timing violation in the timing-critical signal wire, and generating as output at least one of the wire width and the fracture interval for the dummy metal wire.
    • 一种用于避免由集成电路的回填金属层中的工艺缺陷引起的定时违规的方法和固件包括以下步骤：接收用于集成电路设计的输入定时信息，该集成电路设计包括至少一个金属层和多条信号线以及虚设金属线 在金属层中，从定时信息中找出金属层中的每个信号线的建立时间和保持时间中的至少一个，从建立时间和保持时间的至少一个识别时序关键信号线， 当信号线通过金属层中的工艺缺陷而短路到虚设金属线时，在信号线中将产生定时违规的信号线中的一条，计算线宽度，断裂间隔和 间隔，用于修改虚拟金属线，以避免在时间关键信号线中的定时违反，并且产生作为输出的线宽度和断裂间隔中的至少一个 虚拟金属线。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
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