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1. 发明授权

US08484523B2 Sequential digital circuitry with test scan 有权
标题翻译：具有测试扫描的顺序数字电路
公开(公告)号：US08484523B2
公开(公告)日：2013-07-09
申请号：US12729826
申请日：2010-03-23
申请人： Ravindraraj Ramaraju , Prashant U. Kenkare , Gary A. Mussemann , Mihir S. Sabnis
发明人： Ravindraraj Ramaraju , Prashant U. Kenkare , Gary A. Mussemann , Mihir S. Sabnis
IPC分类号： G01R31/28
CPC分类号： G06F11/267 , G01R31/318541 , G01R31/318575
摘要： A digital scan chain system having test scan has a plurality of flip-flop modules, each of the plurality of flip-flop modules having a first data bit input, a second data bit input, a test bit input, a clock input, a first data bit output, a second data bit output, and a test bit output. The test bit output of a first flip-flop module is directly connected to the test bit input of a second flip-flop module with no intervening circuitry. First and second multiplexed master/slave flip-flops are directly serially connected. A clocked latch is coupled to the output of the second multiplexed master/slave flip-flop and provides the test bit output. The clocked latch is clocked only during a test mode to save power.
摘要翻译：具有测试扫描的数字扫描链系统具有多个触发器模块，多个触发器模块中的每一个具有第一数据位输入，第二数据位输入，测试位输入，时钟输入，第一数据位输出，第二数据位输出和测试位输出。第一触发器模块的测试位输出直接连接到第二触发器模块的测试位输入，而没有中间电路。第一和第二复用主/从触发器直接串行连接。时钟锁存器耦合到第二复用主/从触发器的输出并提供测试位输出。时钟锁存器仅在测试模式下计时才能节省电量。

2. 发明授权

US5471625A Method and apparatus for entering a low-power mode and controlling an external bus of a data processing system during low-power mode 失效
标题翻译：用于在低功率模式下进入低功率模式和控制数据处理系统的外部总线的方法和装置
公开(公告)号：US5471625A
公开(公告)日：1995-11-28
申请号：US125851
申请日：1993-09-27
申请人： Gary A. Mussemann , Joseph C. Circello , James G. Gay
发明人： Gary A. Mussemann , Joseph C. Circello , James G. Gay
IPC分类号： G06F1/32 , G06F13/00
CPC分类号： G06F1/3203
摘要： A method and apparatus for placing a data processor (12) into a low-power mode of operation using a system (10). The system (10) has a processor (12). The processor (12) has access to a bus (18). The bus (18) is coupled to a bus controller (14). The processor (12) sends a broadcast cycle out through the bus (18) when the processor (12) desires to enter a low-power mode of operation. The bus controller (14) determines that the broadcast cycle has been sent on the bus (18). The bus controller (14) waits a predetermined amount of time to process the low-power request and grants permission to the processor (12) to enter the low-power mode via the communication of a transmission termination signal. The processor (12) conditionally drives either logic ones or a tri-state value onto the bus (18) depending upon whether or not the processor (12) has been granted ownership of the bus (18).
摘要翻译：一种用于使用系统（10）将数据处理器（12）置于低功率操作模式的方法和装置。系统（10）具有处理器（12）。处理器（12）可访问总线（18）。总线（18）耦合到总线控制器（14）。当处理器（12）希望进入低功率操作模式时，处理器（12）通过总线（18）发送广播周期。总线控制器（14）确定广播周期已经在总线（18）上发送。总线控制器（14）等待预定量的时间来处理低功率请求，并通过传输终止信号的通信向处理器（12）授予许可以进入低功率模式。处理器（12）根据处理器（12）是否被授予总线（18）的所有权，有条件地将逻辑1或三态值驱动到总线（18）上。

3. 发明授权

US5265258A Partial-sized priority encoder circuit having look-ahead capability 失效
标题翻译：具有先行能力的部分大小的优先级编码器电路
公开(公告)号：US5265258A
公开(公告)日：1993-11-23
申请号：US671236
申请日：1991-03-19
申请人： Eric V. Fiene , Gary A. Mussemann
发明人： Eric V. Fiene , Gary A. Mussemann
IPC分类号： G06F7/74 , G06F9/312 , G06F7/00 , G06F13/00
CPC分类号： G06F7/74 , G06F9/30043
摘要： In an integrated circuit microprocessor, an M-bit priority encoder circuit indicates the highest priority bit position that is set in a first portion of an N-bit (N generally being greater than M) data word and provides control information regarding the number of bits that are set. If more than one bit is set, the highest priority bit is reset, the first portion is re-analyzed, and highest priority bit information and control information are again provided. If only one bit or no bit is set in the first portion, a second portion is analyzed, and highest priority bit information and control information regarding the second portion is provided. Analysis of the second portion, and of any subsequent portions, continues in similar fashion until no further bit positions are determined to be set in the data word.
摘要翻译：在集成电路微处理器中，M位优先级编码器电路指示在N位（N一般大于M）数据字的第一部分中设置的最高优先级位位置，并提供关于位数的控制信息设置。如果设置了多个位，则优先级最高的位被复位，第一部分被重新分析，并且再次提供最高优先级位信息和控制信息。如果在第一部分仅设置一位或无位，则分析第二部分，并且提供关于第二部分的最高优先级位信息和控制信息。第二部分和任何后续部分的分析以类似的方式继续，直到确定未在数据字中设置另外的位位置为止。

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