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1. 发明申请

US20080307166A1 Store Handling in a Processor 有权
标题翻译：处理器中的商店处理
公开(公告)号：US20080307166A1
公开(公告)日：2008-12-11
申请号：US11758303
申请日：2007-06-05
申请人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
发明人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
IPC分类号： G06F12/00
CPC分类号： G06F12/0833 , G06F9/3867 , G06F12/0862 , G06F12/1045 , G06F2212/6028
摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.
摘要翻译：在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

2. 发明授权

US08892841B2 Store handling in a processor 有权
标题翻译：在处理器中存储处理
公开(公告)号：US08892841B2
公开(公告)日：2014-11-18
申请号：US13544492
申请日：2012-07-09
申请人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
发明人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
IPC分类号： G06F9/38 , G06F12/08 , G06F12/10
CPC分类号： G06F12/0833 , G06F9/3867 , G06F12/0862 , G06F12/1045 , G06F2212/6028
摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.
摘要翻译：在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

3. 发明申请

US20120278685A1 Store Handling in a Processor 有权
标题翻译：处理器中的商店处理
公开(公告)号：US20120278685A1
公开(公告)日：2012-11-01
申请号：US13544492
申请日：2012-07-09
申请人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
发明人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
IPC分类号： H03M13/05 , G06F11/10 , G06F12/08
CPC分类号： G06F12/0833 , G06F9/3867 , G06F12/0862 , G06F12/1045 , G06F2212/6028
摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.
摘要翻译：在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

4. 发明授权

US08239638B2 Store handling in a processor 有权
标题翻译：在处理器中存储处理
公开(公告)号：US08239638B2
公开(公告)日：2012-08-07
申请号：US11758303
申请日：2007-06-05
申请人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
发明人： Ramesh Gunna , Po-Yung Chang , Sudarshan Kadambi
IPC分类号： G06F11/08
CPC分类号： G06F12/0833 , G06F9/3867 , G06F12/0862 , G06F12/1045 , G06F2212/6028
摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.
摘要翻译：在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

5. 发明授权

US08364907B2 Converting victim writeback to a fill 有权
标题翻译：将受害者回写转换为填充
公开(公告)号：US08364907B2
公开(公告)日：2013-01-29
申请号：US13359547
申请日：2012-01-27
申请人： Ramesh Gunna , Sudarshan Kadambi
发明人： Ramesh Gunna , Sudarshan Kadambi
IPC分类号： G06F12/00
CPC分类号： G06F12/0833 , G06F12/0804 , G06F12/0862 , G06F12/1045 , G06F12/126 , G06F2212/6028
摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.
摘要翻译：在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

6. 发明授权

US08131946B2 Converting victim writeback to a fill 有权
标题翻译：将受害者回写转换为填充
公开(公告)号：US08131946B2
公开(公告)日：2012-03-06
申请号：US12908535
申请日：2010-10-20
申请人： Ramesh Gunna , Sudarshan Kadambi
发明人： Ramesh Gunna , Sudarshan Kadambi
IPC分类号： G06F12/00
CPC分类号： G06F12/0833 , G06F12/0804 , G06F12/0862 , G06F12/1045 , G06F12/126 , G06F2212/6028
摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.
摘要翻译：在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

7. 发明申请

US20100106916A1 Data Cache Block Zero Implementation 有权
标题翻译：数据缓存块零实现
公开(公告)号：US20100106916A1
公开(公告)日：2010-04-29
申请号：US12650075
申请日：2009-12-30
申请人： Ramesh Gunna , Sudarshan Kadambi , Peter J. Bannon
发明人： Ramesh Gunna , Sudarshan Kadambi , Peter J. Bannon
IPC分类号： G06F12/08 , G06F12/00
CPC分类号： G06F12/0808 , G06F9/30047 , G06F9/383 , G06F9/3834 , G06F9/3842 , G06F9/3861 , G06F12/0815 , G06F2212/507
摘要： In one embodiment, a processor comprises a core configured to execute a data cache block write instruction and an interface unit coupled to the core and to an interconnect on which the processor is configured to communicate. The core is configured to transmit a request to the interface unit in response to the data cache block write instruction. If the request is speculative, the interface unit is configured to issue a first transaction on the interconnect. On the other hand, if the request is non-speculative, the interface unit is configured to issue a second transaction on the interconnect. The second transaction is different from the first transaction. For example, the second transaction may be an invalidate transaction and the first transaction may be a probe transaction. In some embodiments, the processor may be in a system including the interconnect and one or more caching agents.
摘要翻译：在一个实施例中，处理器包括被配置为执行数据高速缓存块写入指令的核心和耦合到所述核心和所述处理器被配置为在其上进行通信的互连的接口单元。核心被配置为响应于数据高速缓存块写入指令向接口单元发送请求。如果请求是推测性的，则接口单元被配置为在互连上发布第一事务。另一方面，如果请求是非推测性的，则接口单元被配置为在互连上发布第二事务。第二个交易与第一笔交易不同。例如，第二事务可以是无效事务，并且第一事务可以是探查事务。在一些实施例中，处理器可以在包括互连和一个或多个高速缓存代理的系统中。

8. 发明授权

US08301843B2 Data cache block zero implementation 有权
标题翻译：数据缓存块零实现
公开(公告)号：US08301843B2
公开(公告)日：2012-10-30
申请号：US12650075
申请日：2009-12-30
申请人： Ramesh Gunna , Sudarshan Kadambi , Peter J. Bannon
发明人： Ramesh Gunna , Sudarshan Kadambi , Peter J. Bannon
IPC分类号： G06F12/00 , G06F13/00
CPC分类号： G06F12/0808 , G06F9/30047 , G06F9/383 , G06F9/3834 , G06F9/3842 , G06F9/3861 , G06F12/0815 , G06F2212/507
摘要： In one embodiment, a processor comprises a core configured to execute a data cache block write instruction and an interface unit coupled to the core and to an interconnect on which the processor is configured to communicate. The core is configured to transmit a request to the interface unit in response to the data cache block write instruction. If the request is speculative, the interface unit is configured to issue a first transaction on the interconnect. On the other hand, if the request is non-speculative, the interface unit is configured to issue a second transaction on the interconnect. The second transaction is different from the first transaction. For example, the second transaction may be an invalidate transaction and the first transaction may be a probe transaction. In some embodiments, the processor may be in a system including the interconnect and one or more caching agents.
摘要翻译：在一个实施例中，处理器包括被配置为执行数据高速缓存块写入指令的核心和耦合到所述核心和所述处理器被配置为在其上进行通信的互连的接口单元。核心被配置为响应于数据高速缓存块写入指令向接口单元发送请求。如果请求是推测性的，则接口单元被配置为在互连上发布第一事务。另一方面，如果请求是非推测性的，则接口单元被配置为在互连上发布第二事务。第二个交易与第一笔交易不同。例如，第二事务可以是无效事务，并且第一事务可以是探查事务。在一些实施例中，处理器可以在包括互连和一个或多个高速缓存代理的系统中。

9. 发明授权

US07707361B2 Data cache block zero implementation 有权
标题翻译：数据缓存块零实现
公开(公告)号：US07707361B2
公开(公告)日：2010-04-27
申请号：US11281840
申请日：2005-11-17
申请人： Ramesh Gunna , Sudarshan Kadambi , Peter J. Bannon
发明人： Ramesh Gunna , Sudarshan Kadambi , Peter J. Bannon
IPC分类号： G06F12/00 , G06F13/00
CPC分类号： G06F12/0808 , G06F9/30047 , G06F9/383 , G06F9/3834 , G06F9/3842 , G06F9/3861 , G06F12/0815 , G06F2212/507
摘要： In one embodiment, a processor comprises a core configured to execute a data cache block write instruction and an interface unit coupled to the core and to an interconnect on which the processor is configured to communicate. The core is configured to transmit a request to the interface unit in response to the data cache block write instruction. If the request is speculative, the interface unit is configured to issue a first transaction on the interconnect. On the other hand, if the request is non-speculative, the interface unit is configured to issue a second transaction on the interconnect. The second transaction is different from the first transaction. For example, the second transaction may be an invalidate transaction and the first transaction may be a probe transaction. In some embodiments, the processor may be in a system including the interconnect and one or more caching agents.
摘要翻译：在一个实施例中，处理器包括被配置为执行数据高速缓存块写入指令的核心和耦合到所述核心和所述处理器被配置为在其上进行通信的互连的接口单元。核心被配置为响应于数据高速缓存块写入指令向接口单元发送请求。如果请求是推测性的，则接口单元被配置为在互连上发布第一事务。另一方面，如果请求是非推测性的，则接口单元被配置为在互连上发布第二事务。第二个交易与第一笔交易不同。例如，第二事务可以是无效事务，并且第一事务可以是探查事务。在一些实施例中，处理器可以在包括互连和一个或多个高速缓存代理的系统中。

10. 发明申请

US20120131281A1 Converting Victim Writeback to a Fill 有权
标题翻译：将受害者回填转换成填写
公开(公告)号：US20120131281A1
公开(公告)日：2012-05-24
申请号：US13359547
申请日：2012-01-27
申请人： Ramesh Gunna , Sudarshan Kadambi
发明人： Ramesh Gunna , Sudarshan Kadambi
IPC分类号： G06F12/08
CPC分类号： G06F12/0833 , G06F12/0804 , G06F12/0862 , G06F12/1045 , G06F12/126 , G06F2212/6028
摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.
摘要翻译：在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

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