专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2013080455A Sharing check bit memory device between groups of memory devices 审中-公开
标题翻译：共享检查记忆设备组之间的位记忆设备
公开(公告)号：JP2013080455A
公开(公告)日：2013-05-02
申请号：JP2012180750
申请日：2012-08-17
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： THOMAS GIOVANNINI , IAN SHAEFFER
IPC分类号： G06F12/16
CPC分类号： G06F11/1044 , H03M13/09
摘要： PROBLEM TO BE SOLVED: To share a check bit memory device between groups of memory devices.SOLUTION: A memory system that supports error detection and correction (EDC) coverage. The memory system includes: a memory module with at least two groups of memory devices that store data and another memory device that stores error checking information (e.g., Error Correcting Code) for both groups of memory devices. The memory module also includes a memory buffer that determines an address for accessing the error checking information on the basis of whether data is transferred with the first group of memory devices or the second group of memory devices. Alternatively, the memory controller may determine the address for accessing the error checking information to reduce or eliminate the need for the memory buffer.
摘要翻译：要解决的问题：在存储器件组之间共享校验位存储器件。解决方案：支持错误检测和纠正（EDC）覆盖的内存系统。存储器系统包括：具有存储数据的至少两组存储器件的存储器模块和存储两组存储器件的错误检查信息（例如，错误校正代码）的另一存储器件。存储器模块还包括存储器缓冲器，其基于是否利用第一组存储器件或第二组存储器件传送数据来确定用于访问错误检查信息的地址。或者，存储器控制器可以确定用于访问错误检查信息的地址以减少或消除对存储器缓冲器的需要。版权所有（C）2013，JPO＆INPIT

2. 发明专利

JP2015043254A メモリシステムの書き込みタイミングを較正する方法および装置有权
标题翻译：用于在记忆系统中校准写入时序的方法和装置
公开(公告)号：JP2015043254A
公开(公告)日：2015-03-05
申请号：JP2014210473
申请日：2014-10-15
申请人：ラムバス・インコーポレーテッド , Rambus Inc
发明人： THOMAS GIOVANNINI , ALOK GUPTA , IAN SHAEFFER , WOO STEVEN C
IPC分类号： G11C11/4076 , G11C11/407
CPC分类号： G11C11/4076 , G06F1/08 , G06F3/0629 , G06F3/0634 , G06F5/06 , G06F12/0646 , G06F13/1689 , G11C7/1078 , G11C7/1087 , G11C7/1093 , G11C11/409 , G11C11/4096 , G11C2207/2254
摘要：【課題】コンピュータシステム用メモリの書き込み動作の実行に必要な信号のタイミングを較正する。【解決手段】メモリ制御装置が、1つまたは複数の書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正する302,306。書き込み−読み出し−検証の動作は、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させることを含む。メモリチップの位相検出器は、クロック信号、マーキング信号、およびデータストローブ信号を含む複数の信号をメモリ制御装置から受信し、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに窓を掛け、データストローブ信号を用いて窓掛けクロック信号を捕捉して、フィードバック信号を生成する。このフィードバック信号は、メモリ制御装置に返されて、タイミング関係の較正を容易にする。【選択図】図3
摘要翻译：要解决的问题：校准在计算机系统存储器中执行写入操作所需的信号的时序。解决方案：存储器控制器执行一个或多个写入读取验证操作以校准数据之间的时钟周期关系选通信号和时钟信号（在操作302和306中），其中写入读取验证操作包括通过时钟周期单元改变数据选通信号相对于时钟信号的延迟。存储器芯片的相位检测器接收包括时钟信号，标记信号和来自存储器控制器的数据选通信号的多个信号，通过使用标记信号窗口在时钟信号中的特定时钟周期，并捕获窗口时钟信号以通过使用数据选通信号产生反馈信号。反馈信号返回到存储器控制器，并且有利于定时关系的校准。

3. 发明专利

JP2013080508A Method and device for calibrating write timing on memory system 有权
标题翻译：用于在存储器系统上校准写入时序的方法和设备
公开(公告)号：JP2013080508A
公开(公告)日：2013-05-02
申请号：JP2012282187
申请日：2012-12-26
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： THOMAS GIOVANNINI , ALOK GUPTA , IAN SHAEFFER , WOO STEVEN C
IPC分类号： G06F12/00 , G11C11/401 , G11C11/407
CPC分类号： G11C11/4076 , G06F1/08 , G06F3/0629 , G06F3/0634 , G06F5/06 , G06F12/0646 , G06F13/1689 , G11C7/1078 , G11C7/1087 , G11C7/1093 , G11C11/409 , G11C11/4096 , G11C2207/2254
摘要： PROBLEM TO BE SOLVED: To provide a technique for calibrating timing for signals required to execute a memory write operation.SOLUTION: A memory control device is constituted so as to calibrate (308) a clock-cycle relationship between a data strobe signal and a clock signal by executing write-read-verification operations; and to change, for each clock cycle, the delay of the data strobe signal with respect to the clock signal. A phase detector of a memory chip receives a plurality of signals including the clock signal, a marking signal, and the data strobe signal, from the memory control device; windows the specific clock cycle of the clock signal by using the marking signal which includes pulses for marking a specific clock cycle of the clock signal; and captures a windowed clock signal by using the data strobe signal, to generate a feedback signal. The feedback signal is returned to the memory control device.
摘要翻译：要解决的问题：提供一种用于校准执行存储器写入操作所需的信号的定时的技术。解决方案：存储器控制装置被构造成通过执行写入读取验证操作来校准（308）数据选通信号和时钟信号之间的时钟周期关系; 并且针对每个时钟周期改变数据选通信号相对于时钟信号的延迟。存储器芯片的相位检测器从存储器控制装置接收包括时钟信号，标记信号和数据选通信号的多个信号; 通过使用包括用于标记时钟信号的特定时钟周期的脉冲的标记信号来屏蔽时钟信号的特定时钟周期; 并通过使用数据选通信号捕获窗口化的时钟信号，以产生反馈信号。反馈信号返回到存储器控制装置。版权所有（C）2013，JPO＆INPIT

4. 发明申请

US20170024348A1 Folded Memory Modules 审中-公开
标题翻译：折叠内存模块
公开(公告)号：US20170024348A1
公开(公告)日：2017-01-26
申请号：US15289785
申请日：2016-10-10
申请人： Rambus Inc.
发明人： AMIR AMIRKHANY , SURESH RAJAN , RAVINDRANATH KOLLIPARA , IAN SHAEFFER , DAVID A. SECKER
IPC分类号： G06F13/40 , G06F13/16
CPC分类号： G06F13/4022 , G06F12/00 , G06F13/00 , G06F13/1673 , G06F13/1694
摘要： A memory module comprises a data interface including a plurality of data lines and a plurality of configurable switches coupled between the data interface and a data path to one or more memories. The effective width of the memory module can be configured by enabling or disabling different subsets of the configurable switches. The configurable switches may be controlled by manual switches, by a buffer on the memory module, by an external memory controller, or by the memories on the memory module.
摘要翻译：存储器模块包括数据接口，该数据接口包括多个数据线和耦合在数据接口和到一个或多个存储器的数据路径之间的多个可配置开关。可以通过启用或禁用可配置开关的不同子集来配置内存模块的有效宽度。可配置开关可以由手动开关，存储器模块上的缓冲器，外部存储器控制器或存储器模块上的存储器来控制。

5. 发明申请

US20140237152A1 Folded Memory Modules 有权
标题翻译：折叠内存模块
公开(公告)号：US20140237152A1
公开(公告)日：2014-08-21
申请号：US14182986
申请日：2014-02-18
申请人： Rambus Inc.
发明人： AMIR AMIRKHANY , SURESH RAJAN , RAVINDRANATH KOLLIPARA , IAN SHAEFFER , DAVID A. SECKER
IPC分类号： G06F13/16 , G06F13/40
CPC分类号： G06F13/4022 , G06F12/00 , G06F13/00 , G06F13/1673 , G06F13/1694
摘要： A memory module comprises a data interface including a plurality of data lines and a plurality of configurable switches coupled between the data interface and a data path to one or more memories. The effective width of the memory module can be configured by enabling or disabling different subsets of the configurable switches. The configurable switches may be controlled by manual switches, by a buffer on the memory module, by an external memory controller, or by the memories on the memory module.
摘要翻译：存储器模块包括数据接口，该数据接口包括多个数据线和耦合在数据接口和到一个或多个存储器的数据路径之间的多个可配置开关。可以通过启用或禁用可配置开关的不同子集来配置内存模块的有效宽度。可配置开关可以由手动开关，存储器模块上的缓冲器，外部存储器控制器或存储器模块上的存储器来控制。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式