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1. 发明授权

US5751162A Field programmable gate array logic module configurable as combinational or sequential circuits 失效
标题翻译：现场可编程门阵列逻辑模块可配置为组合或顺序电路
公开(公告)号：US5751162A
公开(公告)日：1998-05-12
申请号：US659990
申请日：1996-06-07
申请人： Mahesh Mehendale , Shivaling Mahant-Shetti , Manisha Agarwala , Mark G. Harward , Robert J. Landers
发明人： Mahesh Mehendale , Shivaling Mahant-Shetti , Manisha Agarwala , Mark G. Harward , Robert J. Landers
IPC分类号： H03K19/173
CPC分类号： H03K19/1737
摘要： A logic module 400 for use in a field programmable gate array 100 can be selectively reconfigured to perform over 2,200 boolean combinational functions on output 431, to operate as a full adder with sum and carry outputs, or to perform the sequential function of a D latch or a D flipflop. Logic module 400 is comprised of 2-input multiplexers 500 and 600 which are used to form both the combinational and sequential circuits, thereby efficiently utilizing space on gate array 100.
摘要翻译：可以选择性地重新配置用于现场可编程门阵列100的逻辑模块400，以在输出端431上执行2200多个布尔组合函数，以作为具有和和和进位输出的全加器运行，或执行D锁存器的顺序功能或D触发器。逻辑模块400由用于组合组合电路和顺序电路的2输入多路复用器500和600组成，从而有效利用门阵列100上的空间。

2. 发明授权

US5488315A Adder-based base cell for field programmable gate arrays 失效
标题翻译：用于现场可编程门阵列的基于加法器的基电池
公开(公告)号：US5488315A
公开(公告)日：1996-01-30
申请号：US369060
申请日：1995-01-05
申请人： Shivaling S. Mahant-Shetti , Manisha Agarwala , Mahesh M. Mehendale , Robert J. Landers , Mark G. Harward
发明人： Shivaling S. Mahant-Shetti , Manisha Agarwala , Mahesh M. Mehendale , Robert J. Landers , Mark G. Harward
IPC分类号： G06F7/50 , G06F7/501 , H03K19/173 , H03K19/177
CPC分类号： G06F7/501 , H03K19/1736 , G06F2207/4812
摘要： An adder-based base cell (10) is provided for field programmable gate arrays. The base cell (10) includes a first inverter (13) operable to receive a first input signal (A). A first NAND gate (12) is coupled to the first inverter (13) and is operable to receive a second input signal (B). A first 2:1 multiplexer (14) is coupled to the first NAND gate (12) and is operable to receive a third input signal (C). The output of the first 2:1 multiplexer (14) represents a first function (F1). A second inverter (17) is operable to receive a fourth input signal (D). A second NAND gate (16) is coupled to the second inverter (17) and is operable to receive a fifth input signal (E). An XOR gate (18) is coupled to the second NAND gate (16), is operable to receive a sixth input signal (F), and is coupled to the first 2:1 multiplexer (14). The output of the XOR gate represents a partial sum function (PS.sub.-- 1). A second 2:1 multiplexer (19) is operable to receive a seventh input signal (G), is operable to receive an eighth input signal (H) and is coupled to the XOR gate (18). The output of the second 2:1 multiplexer (19) represents a second function (F2).
摘要翻译：为现场可编程门阵列提供基于加法器的基电池（10）。基站（10）包括可操作以接收第一输入信号（A）的第一反相器（13）。第一NAND门（12）耦合到第一反相器（13）并且可操作以接收第二输入信号（B）。第一2：1多路复用器（14）耦合到第一与非门（12）并且可操作以接收第三输入信号（C）。第一2：1多路复用器（14）的输出表示第一功能（F1）。第二逆变器（17）可操作以接收第四输入信号（D）。第二NAND门（16）耦合到第二反相器（17）并且可操作以接收第五输入信号（E）。 XOR门（18）耦合到第二与非门（16），可操作以接收第六输入信号（F），并耦合到第一2:1复用器（14）。 XOR门的输出表示部分和函数（PS-1）。第二2:1复用器（19）可操作以接收第七输入信号（G），可操作以接收第八输入信号（H）并耦合到异或门（18）。第二2:1复用器（19）的输出表示第二功能（F2）。

3. 发明授权

US5428304A Programmable gate array with special interconnects for adjacent gates and isolation devices used during programming 失效
标题翻译：可编程门阵列，具有用于编程期间使用的相邻门和隔离装置的特殊互连
公开(公告)号：US5428304A
公开(公告)日：1995-06-27
申请号：US272730
申请日：1994-07-08
申请人： Robert J. Landers , Mark G. Harward , Jeffrey A. Niehaus , Daniel D. Edmonson
发明人： Robert J. Landers , Mark G. Harward , Jeffrey A. Niehaus , Daniel D. Edmonson
IPC分类号： H01L21/82 , H03K19/177
CPC分类号： H03K19/17736 , H03K19/17704
摘要： Programmable circuitry (10) is provided including a plurality of logic modules (12) each having at least one input conductor (16). A nearest neighbor conductor (36) is fusibly coupled to output circuitry (25) of a selected logic module (12), the nearest neighbor conductor (36) intersecting the input conductor (16) of a nearest neighbor logic module (12). A fuse (40) disposed at the intersection of the nearest neighbor conductor (36) and the input conductor (16) of the nearest neighbor logic module (12) is provided for selectively establishing electrical coupling therebetween.
摘要翻译：提供了可编程电路（10），其包括多个逻辑模块（12），每个逻辑模块具有至少一个输入导体（16）。最近邻导体（36）被熔接地耦合到所选逻辑模块（12）的输出电路（25），最邻近导体（36）与最近邻逻辑模块（12）的输入导体（16）相交。设置在最邻近的导体（36）与最近邻逻辑模块（12）的输入导体（16）的交叉点处的熔丝（40）用于选择性地建立它们之间的电耦合。

4. 发明授权

US5723988A CMOS with parasitic bipolar transistor 失效
标题翻译： CMOS与寄生双极晶体管
公开(公告)号：US5723988A
公开(公告)日：1998-03-03
申请号：US139490
申请日：1993-10-20
申请人： Shivaling S. Mahant-Shetti , Mark G. Harward , Lawrence A. Arledge, Jr. , Ravishankar Sundaresan
发明人： Shivaling S. Mahant-Shetti , Mark G. Harward , Lawrence A. Arledge, Jr. , Ravishankar Sundaresan
IPC分类号： H01L27/06 , H03K17/567 , H03K19/08 , H03K19/0948
CPC分类号： H01L27/0623 , H03K17/567
摘要： A device is disclosed which combines the advantages of CMOS and bipolar using an existing parasitic bipolar device. As such high on-chip density is attainable with the device along with high speed capability while maintaining low power advantages.
摘要翻译：公开了一种使用现有的寄生双极器件结合CMOS和双极的优点的器件。由于器件同时具有高速能力同时保持低功率优点，所以可实现高的片上密度。

5. 发明授权

US5877059A Method for forming an integrated circuit resistor comprising amorphous silicon 失效
标题翻译：用于形成包含非晶硅的集成电路电阻器的方法
公开(公告)号：US5877059A
公开(公告)日：1999-03-02
申请号：US482332
申请日：1995-06-07
申请人： Mark G. Harward
发明人： Mark G. Harward
IPC分类号： H01L27/04 , H01L21/822 , H01L27/06 , H01L27/11 , H01L21/20
CPC分类号： H01L27/0658 , H01L27/0635 , H01L27/1112 , Y10S257/904
摘要： The device hereof provides an integrated circuit resistor (34) comprising amorphous or noncrystalline semiconducting material. Further advantages can be gained in area by forming the noncrystalline semiconductor resistor in a non-planar fashion (i. e. with a vertical construction) wherein a first electrical contact is made to the resistor on its bottom surface and a second electrical contact is made to the resistor on its top surface.Other devices, systems and methods are also disclosed.
摘要翻译：本发明的器件提供了包括非晶或非晶半导体材料的集成电路电阻（34）。通过以非平面方式（即垂直结构）形成非晶半导体电阻器，可以获得更多的优点，其中在其底表面上对电阻器进行第一电接触，并且向电阻器形成第二电接触在其顶面。还公开了其他装置，系统和方法。

6. 发明授权

US5426614A Memory cell with programmable antifuse technology 失效
标题翻译：具有可编程反熔丝技术的存储单元
公开(公告)号：US5426614A
公开(公告)日：1995-06-20
申请号：US181523
申请日：1994-01-13
申请人： Mark G. Harward
发明人： Mark G. Harward
IPC分类号： G11C17/14 , G11C7/20 , G11C17/16 , H01L21/82 , H01L21/8244 , H01L27/10 , H01L27/11
CPC分类号： G11C7/20 , G11C17/16
摘要： A memory cell (10) comprising a first antifuse (A1) operable to place the memory cell (10) in a non-volatile state. In one embodiment, the memory cell (10) comprises a pair of cross-coupled inverters (I1,I2). The first antifuse (A1)is connected between an output (B) of one of the cross-coupled inverters and ground and is operable to place the memory cell in a first non-volatile state. A second antifuse (A2) is connected between an output (B) and a supply voltage (Vcc) and is operable to place the memory cell (10) in a second non-volatile state. Only one of the antifuses, (A1 or A2) is programmed in memory cell (10).
摘要翻译：一种存储单元（10），包括可操作以将所述存储单元（10）置于非易失性状态的第一反熔丝（A1）。在一个实施例中，存储单元（10）包括一对交叉耦合的反相器（I1，I2）。第一反熔丝（A1）连接在交叉耦合的反相器之一的输出（B）和地之间，并且可操作以将存储单元置于第一非易失性状态。第二反熔丝（A2）连接在输出（B）和电源电压（Vcc）之间，并且可操作以将存储单元（10）置于第二非易失性状态。只有一个反熔丝（A1或A2）被编程在存储单元（10）中。

7. 发明授权

US6154861A Method and apparatus for built-in self-test of smart memories 失效
标题翻译：内置智能存储器自检的方法和装置
公开(公告)号：US6154861A
公开(公告)日：2000-11-28
申请号：US477742
申请日：1995-06-07
申请人： Mark G. Harward
发明人： Mark G. Harward
IPC分类号： G06F12/16 , G11C29/00 , G11C29/12 , G11C29/36 , G01R31/28 , G06F11/10
CPC分类号： G11C29/12 , G11C29/36
摘要： A self-testing smart memory (28) is provided in which memory test circuitry (46) within the smart memory (28) writes a pattern to a data RAM (32) and a broadcast RAM (34) and then reads the data RAM (32) and the broadcast RAM (34) to determine if any failures exist within the memory locations. Furthermore, a data path tester (50) determines the functionality of a data path (30) within smart memory (28).
摘要翻译：提供自检智能存储器（28），其中智能存储器（28）内的存储器测试电路（46）将模式写入数据RAM（32）和广播RAM（34），然后读取数据RAM（ 32）和广播RAM（34），以确定在存储器位置内是否存在任何故障。此外，数据路径测试器（50）确定智能存储器（28）内的数据路径（30）的功能。

8. 发明授权

US5287304A Memory cell circuit and array 失效
标题翻译：存储单元电路和阵列
公开(公告)号：US5287304A
公开(公告)日：1994-02-15
申请号：US636518
申请日：1990-12-31
申请人： Mark G. Harward , Shivaling S. Mahant-Shetti , Howard Tigelaar
发明人： Mark G. Harward , Shivaling S. Mahant-Shetti , Howard Tigelaar
IPC分类号： G11C11/402 , G11C11/412 , H01L27/10 , G11C13/00
CPC分类号： G11C11/4023 , G11C11/412
摘要： An improved memory cell (118) is provided which may be incorporated into an array (202) of memory cells. Array (202) includes a first gate conductor region (224) and a second gate conductor region (238), wherein the first and second gate conductor regions are orthogonal to one another. Each one-half of the cell may include two series transistors connected to a cross-coupled trench transistor. Cross-coupling of the trench transistors is effected through the use of parallel local interconnect regions (256) and (258).
摘要翻译：提供了一种改进的存储单元（118），其可并入到存储器单元的阵列（202）中。阵列（202）包括第一栅极导体区域（224）和第二栅极导体区域（238），其中第一和第二栅极导体区域彼此正交。单元的每一半可以包括连接到交叉耦合沟槽晶体管的两个串联晶体管。通过使用并联局部互连区域（256）和（258）来实现沟槽晶体管的交叉耦合。

9. 发明授权

US06226766B1 Method and apparatus for built-in self-test of smart memories 失效
标题翻译：内置智能存储器自检的方法和装置
公开(公告)号：US06226766B1
公开(公告)日：2001-05-01
申请号：US08224407
申请日：1994-04-07
申请人： Mark G. Harward
发明人： Mark G. Harward
IPC分类号： G11C2900
CPC分类号： G11C29/12 , G11C29/36
摘要： A self-testing smart memory (28) is provided in which memory test circuitry (46) within the smart memory (28) writes a pattern to a data RAM (32) and a broadcast RAM (34) and then reads the data RAM (32) and the broadcast RAM (34) to determine if any failures exist within the memory locations. Furthermore, a data path tester (50) determines the functionality of a data path (30) within smart memory (28).
摘要翻译：提供自检智能存储器（28），其中智能存储器（28）内的存储器测试电路（46）将模式写入数据RAM（32）和广播RAM（34），然后读取数据RAM（ 32）和广播RAM（34），以确定在存储器位置内是否存在任何故障。此外，数据路径测试器（50）确定智能存储器（28）内的数据路径（30）的功能。

10. 发明授权

US5489796A Integrated circuit resistor comprising amorphous silicon 失效
标题翻译：集成电路电阻器，包括非晶硅
公开(公告)号：US5489796A
公开(公告)日：1996-02-06
申请号：US369561
申请日：1995-01-06
申请人： Mark G. Harward
发明人： Mark G. Harward
IPC分类号： H01L27/04 , H01L21/822 , H01L27/06 , H01L27/11 , H01L27/02 , H01L27/10 , H01L45/00
CPC分类号： H01L27/0658 , H01L27/0635 , H01L27/1112 , Y10S257/904
摘要： The device hereof provides an integrated circuit resistor (34) comprising amorphous or noncrystalline semiconducting material. Further advantages can be gained in area by forming the noncrystalline semiconductor resistor in a non-planar fashion (i. e. with a vertical construction) wherein a first electrical contact is made to the resistor on its bottom surface and a second electrical contact is made to the resistor on its top surface.Other devices, systems and methods are also disclosed.
摘要翻译：本发明的器件提供了包括非晶或非晶半导体材料的集成电路电阻（34）。通过以非平面方式（即垂直结构）形成非晶半导体电阻器，可以获得更多的优点，其中在其底表面上对电阻器进行第一电接触，并且向电阻器形成第二电接触在其顶面。还公开了其他装置，系统和方法。

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