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    • 1. 发明申请
    • MULTI-STAGE CABAC DECODING PIPELINE
    • 多级CABAC解码管道
    • WO2007027402A2
    • 2007-03-08
    • PCT/US2006/031353
    • 2006-08-11
    • MICRONAS USA, INC.SHAH, AnkurPENG, Liang
    • SHAH, AnkurPENG, Liang
    • G06T1/00
    • H04N19/436H04N19/13H04N19/44H04N19/61
    • An architecture capable of Content Based Adaptive Binary Arithmetic Coding (CABAC) decoding at the syntax element level is disclosed. The architecture employs a multi-stage stage pipeline to implement the functions of CABAC bit parsing and decoding processes based on the H.264 CABAC algorithm. Each stage can be carried out in one clock cycle, and not all stages are executed for every bit (e.g., average of 4 cycle per bit, or 30 frames per second). The architecture can be implemented, for example, using gate-level logic state machines as part of a system-on-chip (SOC) solution for a video/audio decoder for use in high definition television broadcasting (HDTV) applications. Other such video/audio decoder applications are enabled as well.
    • 公开了一种能够在语法元素级别进行基于内容的自适应二进制算术编码(CABAC)解码的架构。 该架构采用多阶段流水线实现基于H.264 CABAC算法的CABAC位解析和解码过程的功能。 每个级可以在一个时钟周期内执行,并不是每个位都执行所有级(例如,每位4个周期的平均值,或每秒30个帧)。 该架构可以实现,例如,使用门级逻辑状态机作为用于高分辨率电视广播(HDTV)应用的视频/音频解码器的片上系统(SOC)解决方案的一部分。 其他这样的视频/音频解码器应用也被启用。