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    • 1. 发明授权
      US06789248B1 Method and apparatus to perform resistance and capacitance (RC) parameter customization for better timing closure results in physical synthesis and optimization 有权
    • Method and apparatus to perform resistance and capacitance (RC) parameter customization for better timing closure results in physical synthesis and optimization
    • 执行电阻和电容（RC）参数定制以更好的时序闭合的方法和装置导致物理合成和优化
    • US06789248B1
    • 2004-09-07
    • US10178401
    • 2002-06-24
    • Lee-Chung Lu , Cliff Hou , Chia-Lin Cheng , Chung-Hsing Wang , Hsing-Chien Huang , Yee-Wen Chen , Tsui-Ping Wang
    • Lee-Chung Lu , Cliff Hou , Chia-Lin Cheng , Chung-Hsing Wang , Hsing-Chien Huang , Yee-Wen Chen , Tsui-Ping Wang
    • G06F1750
    • G06F17/5068
    • A method and system for the design of an electronic device adjusts the resistance and capacitance values employed in preliminary timing analysis during physical synthesis of the electronic device. The physical synthesis uses resistance and capacitance unit values to determine the listing of the component circuits. The resistance and capacitance unit values are calibrated by preliminarily placing the initially synthesized component circuits to create a listing describing physical locations of the component circuits within the electronic device. A preliminary routing of the interconnections is performed to create a listing describing a network of physical wire segments that form each interconnection of the component circuits. A timing analysis of the electronic device determines the delay created by the component circuit and the networks of physical wire segments. The time delay resulting from the physical interconnects is extracted from the timing analysis of the electronic device and from the timing estimate performed during the physical synthesis. The time delay of the physical interconnection from the timing analysis and the timing estimate performed during the physical synthesis is then compared. The resistance and capacitance unit values used during the timing synthesis are then adjusted. The calibration is repeatedly executed until time delay of the physical interconnection from the timing analysis and the timing estimate performed during the physical synthesis are correlated.
    • 用于设计电子设备的方法和系统调节在电子设备的物理合成期间的初步时序分析中使用的电阻和电容值。 物理合成使用电阻和电容单位值来确定元件电路的列表。 电阻和电容单位值通过预先放置最初合成的组件电路来校准，以创建描述电子设备内的组件电路的物理位置的列表。 执行互连的初步路由以创建描述形成组件电路的每个互连的物理线段的网络的列表。 电子设备的定时分析确定由组件电路和物理线段网络产生的延迟。 从物理互连产生的时间延迟从电子设备的定时分析以及在物理合成期间执行的定时估计提取。 然后对来自定时分析的物理互连的时间延迟和在物理合成期间执行的定时估计进行比较。 然后调整在定时合成期间使用的电阻和电容单位值。 重复执行校准，直到来自定时分析的物理互连的时间延迟和在物理合成期间执行的定时估计相关。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明申请
      US20080270813A1 Mother/daughter switch design with self power-up control 有权
    • Mother/daughter switch design with self power-up control
    • 母/子开关设计具有自上电控制功能
    • US20080270813A1
    • 2008-10-30
    • US11789721
    • 2007-04-24
    • Shih-Hsien Yang , Chung-Hsing Wang , Lee-Chung Lu , Chun-Hui Tai , Cliff Hou
    • Shih-Hsien Yang , Chung-Hsing Wang , Lee-Chung Lu , Chun-Hui Tai , Cliff Hou
    • G06F1/32
    • G06F1/3203
    • System and method for providing power to integrated circuitry with good power-on responsive time and reduced power-on transient glitches. A preferred embodiment comprises a daughter switch coupled to a circuit block, a first control circuit coupled to the daughter circuit, a second control circuit coupled to the first control circuit, and a mother circuit coupled to the circuit block and to the second control circuit. After the daughter switch is turned on by a control signal, the mother switch is not turned on until the daughter switch has discharged (charged) the voltage potential across power rails of the mother circuit to a point where glitches are minimized. The second control circuit turns on the mother circuit when the reduced voltage potential is reached, with a signal produced by the first control circuit reflects the voltage potential. Furthermore, a bypass circuit can be used to reduce leakage current.
    • 为集成电路提供电源的系统和方法具有良好的上电响应时间和减少的上电瞬态毛刺。 优选实施例包括耦合到电路块的子开关，耦合到子电路的第一控制电路，耦合到第一控制电路的第二控制电路以及耦合到电路块和第二控制电路的母电路。 在通过控制信号接通子开关之后，母开关直到子开关已经将母电路的电源轨上的电压放电（充电）到毛刺最小化的位置为止。 当达到降低的电压电位时，第二控制电路接通母电路，由第一控制电路产生的信号反映电压电位。 此外，可以使用旁路电路来减少泄漏电流。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US07793130B2 Mother/daughter switch design with self power-up control 有权
    • Mother/daughter switch design with self power-up control
    • 母/子开关设计具有自上电控制功能
    • US07793130B2
    • 2010-09-07
    • US11789721
    • 2007-04-24
    • Shih-Hsien Yang , Chung-Hsing Wang , Lee-Chung Lu , Chun-Hui Tai , Cliff Hou
    • Shih-Hsien Yang , Chung-Hsing Wang , Lee-Chung Lu , Chun-Hui Tai , Cliff Hou
    • G06F1/26
    • G06F1/3203
    • System and method for providing power to integrated circuitry with good power-on responsive time and reduced power-on transient glitches. A preferred embodiment comprises a daughter switch coupled to a circuit block, a first control circuit coupled to the daughter circuit, a second control circuit coupled to the first control circuit, and a mother circuit coupled to the circuit block and to the second control circuit. After the daughter switch is turned on by a control signal, the mother switch is not turned on until the daughter switch has discharged (charged) the voltage potential across power rails of the mother circuit to a point where glitches are minimized. The second control circuit turns on the mother circuit when the reduced voltage potential is reached, with a signal produced by the first control circuit reflects the voltage potential. Furthermore, a bypass circuit can be used to reduce leakage current.
    • 为集成电路提供电源的系统和方法具有良好的上电响应时间和减少的上电瞬态毛刺。 优选实施例包括耦合到电路块的子开关，耦合到子电路的第一控制电路，耦合到第一控制电路的第二控制电路和耦合到电路块和第二控制电路的母电路。 在通过控制信号接通子开关之后，母开关直到子开关已经将母电路的电源轨上的电压放电（充电）到毛刺最小化的位置为止。 当达到降低的电压电位时，第二控制电路接通母电路，由第一控制电路产生的信号反映电压电位。 此外，可以使用旁路电路来减少泄漏电流。
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    • 9. 发明授权
      US07017132B2 Methodology to optimize hierarchical clock skew by clock delay compensation 失效
    • Methodology to optimize hierarchical clock skew by clock delay compensation
    • 通过时钟延迟补偿优化分层时钟偏移的方法
    • US07017132B2
    • 2006-03-21
    • US10706380
    • 2003-11-12
    • Cliff Hou , Chia-Lin Cheng , Lee-Chung Lu
    • Cliff Hou , Chia-Lin Cheng , Lee-Chung Lu
    • G06F17/50
    • G06F17/5045 , G06F1/10
    • A method for synthesizing a clock distribution system within an integrated circuit for compensating for clock skew within a global or top level clock distribution network begins with allocating at least one delaying circuit within each of functional circuits of the integrated circuit. An intra-functional clock distribution network is fabricated within each of the functional circuits. Once the intra-functional clock distribution network is fabricated, an inter-functional clock distribution network is constructed between each of the functional circuits. A clock skew for the inter-functional clock distribution network is determined. The clock skew is then compensated by inserting the delaying circuit at a terminal of the inter-function clock distribution network where each of the functional circuits is connected to the inter-functional clock distribution network.
    • 一种用于在集成电路内合成用于补偿全局或顶级时钟分配网络内的时钟偏差的时钟分配系统的方法是从在集成电路的每个功能电路中分配至少一个延迟电路开始。 在每个功能电路内制造功能内的时钟分配网络。 一旦制造了功能性时钟分配网络，则在每个功能电路之间构造一个功能间时钟分配网络。 确定功能间时钟分配网络的时钟偏移。 然后通过将延迟电路插入到功能间时钟分配网络的每个功能电路连接到功能间时钟分配网络的终端来补偿时钟偏移。
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