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1. 发明授权

US08468433B2 Optimizing the size of memory devices used for error correction code storage 有权
标题翻译：优化用于纠错码存储的存储器件的大小
公开(公告)号：US08468433B2
公开(公告)日：2013-06-18
申请号：US13359163
申请日：2012-01-26
申请人： Kuljit S. Bains , Joe H. Salmon
发明人： Kuljit S. Bains , Joe H. Salmon
IPC分类号： H03M13/00
CPC分类号： G11C5/04 , G11C5/025 , G11C2029/0411
摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for optimizing the size of memory devices used for error correction code storage. An apparatus (such as a memory module) may include a number of memory devices to store data and a memory device to store error correction (ECC) bits. In some embodiments, the memory devices to store data may have a density of N and the memory device to store ECC bits has a density of ½ N.
摘要翻译：本发明的实施例一般涉及用于优化用于纠错码存储的存储器件的尺寸的系统，方法和装置。装置（诸如存储器模块）可以包括用于存储数据的多个存储器件和存储器件以存储纠错（ECC）位。在一些实施例中，用于存储数据的存储器件可以具有N的密度，并且用于存储ECC位的存储器件具有½N的密度。

2. 发明申请

US20120124451A1 OPTIMIZING THE SIZE OF MEMORY DEVICES USED FOR ERROR CORRECTION CODE STORAGE 有权
标题翻译：优化用于错误修正代码存储的存储器件的大小
公开(公告)号：US20120124451A1
公开(公告)日：2012-05-17
申请号：US13359163
申请日：2012-01-26
申请人： KULJIT S. BAINS , Joe H. Salmon
发明人： KULJIT S. BAINS , Joe H. Salmon
IPC分类号： H03M13/05 , G06F11/10
CPC分类号： G11C5/04 , G11C5/025 , G11C2029/0411
摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for optimizing the size of memory devices used for error correction code storage. An apparatus (such as a memory module) may include a number of memory devices to store data and a memory device to store error correction (ECC) bits. In some embodiments, the memory devices to store data may have a density of N and the memory device to store ECC bits has a density of ½ N.
摘要翻译：本发明的实施例一般涉及用于优化用于纠错码存储的存储器件的尺寸的系统，方法和装置。装置（诸如存储器模块）可以包括用于存储数据的多个存储器件和存储器件以存储纠错（ECC）位。在一些实施例中，用于存储数据的存储器件可以具有N的密度，并且用于存储ECC位的存储器件具有½N的密度。

3. 发明授权

US08108761B2 Optimizing the size of memory devices used for error correction code storage 有权
标题翻译：优化用于纠错码存储的存储器件的大小
公开(公告)号：US08108761B2
公开(公告)日：2012-01-31
申请号：US11843789
申请日：2007-08-23
申请人： Kuljit S. Bains , Joe H. Salmon
发明人： Kuljit S. Bains , Joe H. Salmon
IPC分类号： H03M13/00
CPC分类号： G11C5/04 , G11C5/025 , G11C2029/0411
摘要： Systems, methods, and apparatuses for optimizing the size of memory devices used for error correction code storage. An apparatus (such as a memory module) may include a number of memory devices to store data and a memory device to store error correction (ECC) bits. The memory devices to store data may have a density of N and the memory device to store ECC bits has a density of ½ N.
摘要翻译：用于优化用于纠错码存储的存储器件的尺寸的系统，方法和装置。装置（诸如存储器模块）可以包括用于存储数据的多个存储器件和存储器件以存储纠错（ECC）位。用于存储数据的存储器件可以具有N的密度，并且用于存储ECC位的存储器件具有½N的密度。

4. 发明申请

US20090055714A1 OPTIMIZING THE SIZE OF MEMORY DEVICES USED FOR ERROR CORRECTION CODE STORAGE 有权
标题翻译：优化用于错误修正代码存储的存储器件的大小
公开(公告)号：US20090055714A1
公开(公告)日：2009-02-26
申请号：US11843789
申请日：2007-08-23
申请人： Kuljit S. Bains , Joe H. Salmon
发明人： Kuljit S. Bains , Joe H. Salmon
IPC分类号： G11C29/04
CPC分类号： G11C5/04 , G11C5/025 , G11C2029/0411
摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for optimizing the size of memory devices used for error correction code storage. An apparatus (such as a memory module) may include a number of memory devices to store data and a memory device to store error correction (ECC) bits. In some embodiments, the memory devices to store data may have a density of N and the memory device to store ECC bits has a density of ½ N.
摘要翻译：本发明的实施例一般涉及用于优化用于纠错码存储的存储器件的尺寸的系统，方法和装置。装置（诸如存储器模块）可以包括用于存储数据的多个存储器件和存储器件以存储纠错（ECC）位。在一些实施例中，用于存储数据的存储器件可以具有N的密度，并且用于存储ECC位的存储器件具有½N的密度。

5. 发明申请

US20080065922A1 Extended synchronized clock 有权
标题翻译：扩展同步时钟
公开(公告)号：US20080065922A1
公开(公告)日：2008-03-13
申请号：US11516165
申请日：2006-09-05
申请人： Navneet Dour , Joe H. Salmon
发明人： Navneet Dour , Joe H. Salmon
IPC分类号： G06F1/12 , G06F13/42 , H04L7/00 , H04L5/00 , H03L7/06
CPC分类号： G06F1/12 , H03L7/07
摘要： Disclosed herein are methods and circuits to generate a clock signal.
摘要翻译：这里公开了生成时钟信号的方法和电路。

6. 发明授权

US06662305B1 Fast re-synchronization of independent domain clocks after powerdown to enable fast system start-up 有权
标题翻译：在关机后快速重新同步独立域时钟，以实现快速的系统启动
公开(公告)号：US06662305B1
公开(公告)日：2003-12-09
申请号：US09448326
申请日：1999-11-23
申请人： Joe H. Salmon , Andrew Volk
发明人： Joe H. Salmon , Andrew Volk
IPC分类号： G06F112
CPC分类号： G11C7/222 , G06F1/12 , G11C7/22 , H03K5/135 , H03K5/19 , H04L7/0004 , H04L7/0012
摘要： A system having several clock domains must have domain clocks properly aligned before powering up from a low-power or power-down mode. The domain clocks can be quickly aligned to enable fast system start-up if the clocks are forced into a rough alignment before a fine alignment process begins. Initially, a phase offset between the domain clocks is determined using a sync pulse, which indicates a location of one of the domain clocks relative to the other domain clock. Next, the domain clocks are forced into a minimum phase offset configuration by phase stalling one of the domain clocks. The phase stalling includes adjusting the pulse width of one of the domain clocks to force the clock into a rough alignment with the other domain clock. Finally, the domain clocks are fine aligned, and the system is placed into a normal power mode.
摘要翻译：具有几个时钟域的系统在从低功耗或掉电模式上电之前必须具有正确对准的域时钟。如果在精细对齐过程开始之前将时钟强制为粗略对齐，则域时钟可以快速对齐，以启用快速系统启动。首先，使用同步脉冲来确定域时钟之间的相位偏移，该同步脉冲指示相对于另一个域时钟的域时钟之一的位置。接下来，通过相位停止一个域时钟，将域时钟强制进入最小相位偏移配置。相位失调包括调整其中一个域时钟的脉冲宽度，以强制时钟与其他域时钟粗略对齐。最后，域时钟精细对齐，并将系统置于正常的电源模式。

7. 发明授权

US07751274B2 Extended synchronized clock 有权
标题翻译：扩展同步时钟
公开(公告)号：US07751274B2
公开(公告)日：2010-07-06
申请号：US11516165
申请日：2006-09-05
申请人： Navneet Dour , Joe H. Salmon
发明人： Navneet Dour , Joe H. Salmon
IPC分类号： G11C8/00
CPC分类号： G06F1/12 , H03L7/07
摘要： Some embodiments are directed to circuits comprising first and second PLLs. The first PLL generates a first clock signal based on a reference clock signal. The second PLL generates a second clock signal based on the reference clock signal and is synchronized with the first clock signal.
摘要翻译：一些实施例涉及包括第一和第二PLL的电路。第一个PLL基于参考时钟信号产生第一个时钟信号。第二PLL基于参考时钟信号产生第二时钟信号，并与第一时钟信号同步。

8. 发明授权

US07447929B2 Countering power resonance 有权
标题翻译：反击力共振
公开(公告)号：US07447929B2
公开(公告)日：2008-11-04
申请号：US11243291
申请日：2005-09-29
申请人： James A. McCall , Joe H. Salmon
发明人： James A. McCall , Joe H. Salmon
IPC分类号： H04B1/10
CPC分类号： G06F1/26
摘要： An embodiment may comprise a counter to provide a count value, enable logic coupled with the counter, and circuitry coupled with the enable logic, the circuitry to be powered up or down if the counter value is outside of a resonance bandwidth for the circuitry to be powered up or down. An embodiment may comprise a method of initializing a counter while circuitry is placed in a standby mode, reading the counter, and powering up the circuitry if the counter does not indicate a resonance bandwidth. An embodiment may be a system comprising a device including a power delivery network to deliver power, a link coupled with the device, the link to electrically communicate with the device, and control circuitry coupled with the link, the control circuitry to limit the link from powering up or down at a resonant frequency of the power delivery network.
摘要翻译：一个实施例可以包括计数器以提供计数值，启用与计数器耦合的逻辑，以及与使能逻辑耦合的电路，如果计数器值在电路的谐振带宽之外，则上电或下电的电路上电或下电实施例可以包括在电路处于待机模式时初始化计数器的方法，读取计数器以及如果计数器不指示谐振带宽则为电路供电。一个实施例可以是包括一个设备的系统，该设备包括用于传送电力的功率输送网络，与该设备耦合的链路，该链路与该设备电连通，以及与该链路耦合的控制电路，该控制电路将该链路从在供电网络的谐振频率下上电或下电。

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