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    • 1. 发明授权
      US5452260A Semiconductor memory circuit 失效
    • Semiconductor memory circuit
    • 半导体存储电路
    • US5452260A
    • 1995-09-19
    • US215487
    • 1994-03-21
    • Katsuaki Matsui , Sampei Miyamoto , Tamihiro Ishimura
    • Katsuaki Matsui , Sampei Miyamoto , Tamihiro Ishimura
    • G11C11/413 , G11C8/10 , G11C8/12 , G11C11/401 , G11C11/407 , G11C11/408 , G11C8/00
    • G11C8/12 , G11C8/10
    • A semiconductor memory circuit selects one memory cell group in response to an address signal having block selection information, first and second significant bit information. First, to third memory cell blocks respectively have memory cell groups each including memory cells. First, to third decoder groups respectively have first decoders each coupled to one memory cell group in the first memory cell block, second decoders each coupled to one memory cell group in the second memory cell block, and third decoders each coupled to one memory cell group in the third memory cell block. First and second logic circuits respectively output a first common block selection signal with respect to the first and second memory cell blocks in response to the block selection information of the address signal, and a second common block selection signal with respect to the second and third memory cell blocks in response to the block selection information of the address signal. Third and fourth logic circuits respectively, in response to the second and first significant information, apply first common decode signals to the first and second decoder groups upon the first common block selection signal being outputted, and a plurality of second common decode signals to the second and third decoder groups upon the second common block selection signal being outputted. In response to the first and second common decode signals, a second decoder in the second decoder group is activated to select one memory cell group in the second memory cell block.
    • 半导体存储器电路响应具有块选择信息的地址信号，第一和第二有效位信息来选择一个存储单元组。 首先，对第三存储单元块分别具有各自包含存储单元的存储单元组。 首先，第三解码器组分别具有耦合到第一存储器单元块中的一个存储单元组的第一解码器，每个耦合到第二存储单元块中的一个存储单元组的第二解码器，以及每个耦合到一个存储单元组的第三解码器 在第三个存储单元块中。 第一和第二逻辑电路响应于地址信号的块选择信息分别输出关于第一和第二存储单元块的第一公共块选择信号，以及相对于第二和第三存储器的第二公共块选择信号 响应于地址信号的块选择信息的单元块。 第三和第四逻辑电路分别响应于第二和第一有效信息，在第一公共块选择信号被输出时，将第一公共解码信号应用于第一和第二解码器组，并将多个第二公共解码信号施加到第二公共解码信号 第三解码器组输出第二公共块选择信号。 响应于第一和第二公共解码信号，第二解码器组中的第二解码器被激活以选择第二存储器单元块中的一个存储器单元组。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US5297105A Semiconductor memory circuit 失效
    • Semiconductor memory circuit
    • 半导体存储电路
    • US5297105A
    • 1994-03-22
    • US30708
    • 1993-03-12
    • Katsuaki Matsui , Sampei Miyamoto , Tamihiro Ishimura
    • Katsuaki Matsui , Sampei Miyamoto , Tamihiro Ishimura
    • G11C11/413 , G11C8/10 , G11C8/12 , G11C11/401 , G11C11/407 , G11C11/408 , G11C8/00
    • G11C8/12 , G11C8/10
    • A semiconductor memory circuit selects one memory cell group in response to an address signal having block selection information, first and second significant bit information. First to third memory cell blocks respectively have memory cell groups each including memory cells. First to third decoder groups respectively have first decoders each coupled to one memory cell group in the first memory cell block, second decoders each coupled to one memory cell group in the second memory cell block, and third decoders each coupled to one memory cell group in the third memory cell block. First and second logic circuits respectively output a first common block selection signal with respect to the first and second memory cell blocks in response to the block selection information of the address signal, and a second common block selection signal with respect to the second and third memory cell blocks in response to the block selection information of the address signal. Third and fourth logic circuits respectively, in response to the second and the first information, apply first common decode signals to the first and second decoder groups upon the first common block selection signal being outputted, and a plurality of second common decode signals to the second and third decoder groups upon the second common block selection signal being outputted. In response to the first and second common decode signals, a second decoder in the second decoder group is activated so as to select one memory cell group in the second memory cell block.
    • 半导体存储器电路响应具有块选择信息的地址信号，第一和第二有效位信息来选择一个存储单元组。 第一至第三存储单元块分别具有各自包括存储单元的存储单元组。 第一到第三解码器组分别具有耦合到第一存储器单元块中的一个存储器单元组的第一解码器，每个耦合到第二存储器单元块中的一个存储器单元组的第二解码器和每个耦合到一个存储单元组的第三解码器 第三个存储单元块。 第一和第二逻辑电路响应于地址信号的块选择信息分别输出关于第一和第二存储单元块的第一公共块选择信号，以及相对于第二和第三存储器的第二公共块选择信号 响应于地址信号的块选择信息的单元块。 第三和第四逻辑电路分别响应于第二和第一信息，在输出第一公共块选择信号时将第一公共解码信号施加到第一和第二解码器组，并将多个第二公共解码信号施加到第二公共解码信号 第三解码器组输出第二公共块选择信号。 响应于第一和第二公共解码信号，第二解码器组中的第二解码器被激活，以便选择第二存储器单元块中的一个存储器单元组。
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    • 5. 发明授权
      US07484135B2 Semiconductor device having a mode of functional test 失效
    • Semiconductor device having a mode of functional test
    • 具有功能测试模式的半导体器件
    • US07484135B2
    • 2009-01-27
    • US11374076
    • 2006-03-14
    • Katsuaki Matsui
    • Katsuaki Matsui
    • G06K5/04
    • G11C29/02 , G11C29/025 , G11C29/50012
    • A semiconductor device includes a circuit block; a first signal path for guiding a test signal to a signal input terminal of the circuit block; a second signal path for guiding a test clock to a clock input terminal of the circuit block; a third signal path for guiding a test output signal from a output terminal of the circuit block to a pad via a dummy latch; and a fourth signal path for guiding the test output signal from the output terminal of the circuit block, to another pad. A dummy latch latches the test output signal at substantially a same speed as an operational latch during a normal operation. The third signal path has a wiring delay time from the output terminal to the dummy latch that is substantially equal to a wiring delay time from the output terminal to the operational latch.
    • 半导体器件包括电路块; 用于将测试信号引导到电路块的信号输入端的第一信号路径; 用于将测试时钟引导到电路块的时钟输入端的第二信号路径; 第三信号路径，用于经由虚拟锁存器将测试输出信号从电路块的输出端引导到焊盘; 以及用于将测试输出信号从电路块的输出端引导到另一个焊盘的第四信号路径。 在正常操作期间，虚拟闩锁以与操作闩锁基本相同的速度锁存测试输出信号。 第三信号路径具有从输出端子到虚拟锁存器的布线延迟时间，其基本上等于从输出端子到操作锁存器的布线延迟时间。
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    • 6. 发明授权
      US07092302B2 Nonvolatile semiconductor memory device 有权
    • Nonvolatile semiconductor memory device
    • US07092302B2
    • 2006-08-15
    • US11144767
    • 2005-06-06
    • Katsuaki Matsui
    • Katsuaki Matsui
    • G11C13/00
    • G11C29/82 , G11C29/84
    • The present invention provides a nonvolatile semiconductor memory device capable of achieving the speeding-up of reading and a reduction in layout area. A control gate electrode of each of memory cell transistors employed in the nonvolatile semiconductor memory device according to the present invention is configured so as to be capable of assuming a first power supply potential (VCC) and a second power supply potential (VPP) higher than the first power supply potential upon its operation. A second NMOS transistor is provided between the gate of a first NMOS transistor that drives a control gate electrode (WL) to the first power supply potential (VCC) and a control signal (/ER) connected to the gate thereof. The source of the second NMOS transistor is inputted with the control signal (/ER) and the drain thereof is connected to the gate of the first NMOS transistor. A PMOS transistor is provided in parallel with the first NMOS transistor. A transfer gate comprising these NMOS and PMOS transistors drives the control gate electrode (WL).
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