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    • 6. 发明授权
      US5917351A Relay-race FLL/PLL high-speed timing acquisition device 失效
    • Relay-race FLL/PLL high-speed timing acquisition device
    • 继电器比赛FLL / PLL高速定时采集装置
    • US5917351A
    • 1999-06-29
    • US916139
    • 1997-08-21
    • Muh-Tian Shiue , Chorng-Kuang Wang , Kuang-Hu Huang , Po-Chiun Huang
    • Muh-Tian Shiue , Chorng-Kuang Wang , Kuang-Hu Huang , Po-Chiun Huang
    • H03L7/087 , H03L7/06
    • H03L7/087
    • A relay-race FLL/PLL high-speed timing acquisition device according to the invention comprises a transition detector, a voltage controlled oscillator, a loop filter of PLL, a first lowpass filter, a 90.degree. phase shifter, a second lowpass filter, and a plurality of multipliers. In addition, this relay-race FLL/PLL high-speed timing acquisition device is characterized by further comprising a frequency delimiter which includes a highpass filter coupled to a first circuit, a second circuit coupled to the highpass filter, a third lowpass filter coupled to the second circuit, a Schmitt inverter coupled to the third lowpass filter, and a switch member coupled to the Schmitt inverter. The relay-race FLL/PLL high-speed timing acquisition device can obtain stable and high speed timing acquisition by means of the frequency delimiter.
    • 根据本发明的继电器比赛FLL / PLL高速定时获取装置包括转换检测器，压控振荡器，PLL的环路滤波器，第一低通滤波器，90°移相器，第二低通滤波器和 多个乘法器。 此外，该继电器比赛FLL / PLL高速定时获取装置的特征在于还包括频率分隔符，其包括耦合到第一电路的高通滤波器，耦合到高通滤波器的第二电路，耦合到 第二电路，耦合到第三低通滤波器的施密特反相器和耦合到施密特反相器的开关构件。 继电器FLL / PLL高速定时采集装置可以通过频率分隔器获得稳定和高速的定时采集。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US06219380B1 Pulse position modulation based transceiver architecture with fast acquisition slot-locked-loop 失效
    • Pulse position modulation based transceiver architecture with fast acquisition slot-locked-loop
    • 基于脉冲位置调制的收发器架构，具有快速采集槽锁定环
    • US06219380B1
    • 2001-04-17
    • US09003485
    • 1998-01-06
    • Wei-Chen Wang , Kuang-Hu Huang , Chorng-Kuang Wang , Ten-Long Dan
    • Wei-Chen Wang , Kuang-Hu Huang , Chorng-Kuang Wang , Ten-Long Dan
    • H03K704
    • H04B14/026 , H03K7/04 , H04L25/4902
    • A transceiver has a pulse position modulation (PPM) encoder, automatic gain control (AGC) circuit and timing recovery circuit. The PPM encoder illustratively has a frequency divider, slot selector, and mixer. The frequency divider divides the frequency of a clock signal to which the data of the non-return to zero (NRZ) signal are aligned to produce a half frequency clock signal. The slot selector selects pulses of the clock signal and the half frequency clock signal depending on logic values of the NRZ signal and a control signal to produce first and second slot selected signals. The mixer mixes the first and second slot selected signals to produce a PPM signal of the NRZ signal. The AGC circuit illustratively has a variable gain amplifier, a hysteresis comparator, an event detector, a timer, and a counter. The variable gain amplifier amplifies the PPM signal using a dynamically adjusted gain that depends on an inputted digital control value. The counter increments the inputted digital control value according to a clock signal outputted from the timer to increase the gain. The hysteresis comparator detects a signal level of the amplified PPM signal. The event detector causes the counter to decrease the inputted digital control value if the signal level is outside of a predetermined signal level range. The timing recovery circuit has a frequency track, a slot locked loop and a phase locked loop. The frequency track generates a coarse clock fx having a frequency that depends on a frequency of the PPM signal. The slot locked loop generates a resampling clock signal having a frequency that depends on the course clock fx and having slots locked to slots of the PPM signal. The phase locked loop locks a phase of the coarse clock fx to a phase of the PPM signal.
    • 收发器具有脉冲位置调制（PPM）编码器，自动增益控制（AGC）电路和定时恢复电路。 PPM编码器示例性地具有分频器，时隙选择器和混频器。 分频器将不归零（NRZ）信号的数据对齐的时钟信号的频率分频，以产生半频时钟信号。 时隙选择器根据NRZ信号的逻辑值和控制信号选择时钟信号和半频时钟信号的脉冲，以产生第一和第二时隙选择的信号。 混频器混合第一和第二时隙选择的信号以产生NRZ信号的PPM信号。 AGC电路说明性地具有可变增益放大器，迟滞比较器，事件检测器，定时器和计数器。 可变增益放大器使用取决于输入的数字控制值的动态调整增益来放大PPM信号。 计数器根据从定时器输出的时钟信号增加输入的数字控制值，以增加增益。 滞后比较器检测放大的PPM信号的信号电平。 如果信号电平超出预定的信号电平范围，事件检测器使计数器减小输入的数字控制值。 定时恢复电路具有频道，时隙锁定环和锁相环。 频道产生具有取决于PPM信号的频率的频率的粗略时钟fx。 插槽锁定环路产生具有取决于路线时钟fx并且具有锁定到PPM信号的时隙的时隙的频率的重采样时钟信号。 锁相环将粗略时钟fx的相位锁定到PPM信号的相位。
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