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1. 发明公开

EP3042390A4 METHODS AND STRUCTURES TO PREVENT SIDEWALL DEFECTS DURING SELECTIVE EPITAXY 审中-公开
标题翻译：方法和结构断开的过程中选择性外延防偏WALL
公开(公告)号：EP3042390A4
公开(公告)日：2017-04-12
申请号：EP13892844
申请日：2013-09-04
申请人： INTEL CORP , GOEL NITI , PATHI PRAGYANSRI , DASGUPTA SANSAPTAK , POWERS JAMES M , CHU-KUNG BENJAMIN , CHAU ROBERT S
发明人： MUKHERJEE NILOY , GOEL NITI , GARDNER SANAZ K , PATHI PRAGYANSRI , METZ MATTHEW V , DASGUPTA SANSAPTAK , SUNG SEUNG HOON , POWERS JAMES M , DEWEY GILBERT , CHU-KUNG BENJAMIN , KAVALIEROS JACK T , CHAU ROBERT S
IPC分类号： H01L21/20 , H01L21/762
CPC分类号： H01L21/02694 , H01L21/02381 , H01L21/02516 , H01L21/02532 , H01L21/02538 , H01L21/02609 , H01L21/02636 , H01L21/02639 , H01L21/76224 , H01L21/823814 , H01L21/823821 , H01L21/823878 , H01L21/8258 , H01L27/0924 , H01L29/045 , H01L29/0653 , H01L29/0847 , H01L29/165 , H01L29/267 , H01L29/7848
摘要： Trenches (and processes for forming the trenches) are provided that reduce or prevent crystaline defects in selective epitaxial growth of type III-V or Germanium (Ge) material (e.g., a “buffer” material) from a top surface of a substrate material. The defects may result from collision of selective epitaxial sidewall growth with oxide trench sidewalls. Such trenches include (1) a trench having sloped sidewalls at an angle of between 40 degrees and 70 degrees (e.g., such as 55 degrees) with respect to a substrate surface; and/or (2) a combined trench having an upper trench over and surrounding the opening of a lower trench (e.g., the lower trench may have the sloped sidewalls, short vertical walls, or tall vertical walls). These trenches reduce or prevent defects in the epitaxial sidewall growth where the growth touches or grows against vertical sidewalls of a trench it is grown in.

2. 发明公开

KR20180019744A IV족 기판 상의 III족-N MEMS 구조체들 审中-公开
标题翻译： IV-substrate上的III-N MEMS结构
公开(公告)号：KR20180019744A
公开(公告)日：2018-02-26
申请号：KR20187002474
申请日：2015-06-26
申请人： INTEL CORP
发明人： THEN HAN WUI , DASGUPTA SANSAPTAK , GARDNER SANAZ K , PILLARISETTY RAVI , RADOSAVLJEVIC MARKO , SUNG SEUNG HOON , CHAU ROBERT S
IPC分类号： B81B7/02 , B81C1/00 , H01L41/083 , H01L41/18
CPC分类号： B81C1/00246 , B81B2201/0235 , B81B2201/0242 , G01L1/18 , G01L1/2293
摘要： 실리콘, 실리콘게르마늄, 또는게르마늄기판과같은 IV족기판상에 III족재료-나이트라이드(III-N) 미세전자기계시스템들(MEMS) 구조체들을형성하기위한기법들이개시되어있다. 일부경우에, 기법들은기판상에그리고임의적으로얕은트렌치격리(STI) 재료상에 III-N 층을형성하는것과, 그다음으로, 기판위에매달려진 III-N 층의자유부분을형성하기위하여에칭함으로써 III-N 층을이형하는것을포함한다. 기법들은예를들어, 기판및/또는 STI 재료를선택적으로에칭하지만 III-N 재료를에칭하지않는(또는실질적으로더 느린레이트로 III-N 재료를에칭하지않는) 습식에칭프로세스를이용하는것을포함할수 있다. 압전저항엘리먼트들은예를들어, III-N 층의자유/매달린부분에서진동들또는편향을검출하기위하여 III-N 층상에형성될수 있다. 따라서, MEMS 센서들은예를들어, 가속도계들, 자이로스코프들, 및압력센서들과같은기법들을이용하여형성될수 있다.
摘要翻译：公开了在诸如硅，硅锗或锗衬底的第IV族衬底上形成III族材料 - 氮化物（III-N）微机电系统（MEMS）结构的技术。在一些情况下，可以采用技术在衬底上并且可选地在浅沟槽隔离（STI）材料上形成III-N层，然后蚀刻以形成III- N层“。技术可以包括例如使用选择性蚀刻衬底和/或STI材料但不蚀刻III-N材料（或不以显着更慢的速率蚀刻III-N材料）的湿法蚀刻工艺，有。可以在III-N层上形成压阻元件以检测例如在III-N层的自由/悬置部分中的振动或偏转。因此，可以使用例如加速度计，陀螺仪和压力传感器等技术来形成MEMS传感器。

3. 发明公开

KR20180021118A 희생층으로서 GAAS를 가지는 GE 나노와이어 트랜지스터 审中-公开
标题翻译：采用GAAS作为牺牲层的GE纳米线晶体管
公开(公告)号：KR20180021118A
公开(公告)日：2018-02-28
申请号：KR20187002224
申请日：2015-06-27
申请人： INTEL CORP
发明人： RACHMADY WILLY , METZ MATTHEW V , LE VAN H , KAVALIEROS JACK T , GARDNER SANAZ K
IPC分类号： H01L29/423 , H01L29/06 , H01L29/16 , H01L29/66 , H01L29/775
CPC分类号： H01L29/66545 , H01L29/0673 , H01L29/16 , H01L29/42392 , H01L29/66439 , H01L29/775
摘要： 장치는채널영역, 및채널영역의반대측들상에배치되는접합영역들을포함하는 3-차원반도체바디― 3-차원반도체바디는제2 재료에의해접합영역들에서분리되는각자의면들내에배치되는게르마늄재료를포함하는복수의나노와이어들을포함하고, 제2 재료의격자상수는게르마늄재료의격자상수와유사함― ; 및채널영역상에배치되는게이트스택을포함하고, 게이트스택은게이트유전체상에배치되는게이트전극을포함한다. 방법은기판상의별도의면들내에복수의나노와이어들을형성하는단계― 복수의나노와이어들각각은게르마늄재료를포함하고, 희생재료에의해인접한나노와이어들로부터분리됨― ; 지정된채널영역내의복수의나노와이어들상에게이트스택을배치하는단계를포함하고, 게이트스택은유전체재료및 게이트전극을포함한다.
摘要翻译：该装置包括沟道区和三维半导体本体三维半导体本体，该三维半导体本体三维半导体本体包括设置在沟道区的相对侧上的结区，三维半导体本体设置在结区中由第二材料分开的相应侧中包含锗材料的多个纳米线，第二材料的晶格常数与锗材料的晶格常数相似; 以及设置在沟道区上方的栅极堆叠，栅极堆叠包括设置在栅极电介质上的栅极电极。该方法包括在基底上的分离面中形成多个纳米线，所述多个纳米线中的每一个包括锗材料并且通过牺牲材料与相邻的纳米线分离; 在指定沟道区域中的多个纳米线上布置栅极堆叠，所述栅极堆叠包括介电材料和栅极电极。

4. 发明公开

KR20180008431A 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들 审中-公开
标题翻译：半导体器件具有凸起掺杂晶体结构
公开(公告)号：KR20180008431A
公开(公告)日：2018-01-24
申请号：KR20177031021
申请日：2015-05-19
申请人： INTEL CORP
发明人： RADOSAVLJEVIC MARKO , DASGUPTA SANSAPTAK , GARDNER SANAZ K , SUNG SEUNG HOON , THEN HAN WUI , CHAU ROBERT S
IPC分类号： H01L29/778 , H01L29/06 , H01L29/08 , H01L29/20 , H01L29/66
CPC分类号： H01L29/7786 , H01L29/0657 , H01L29/0843 , H01L29/2003 , H01L29/66462
摘要： 디바이스층으로부터연장되는상승된또는융기된도핑결정성구조체를포함하는반도체디바이스들이설명된다. 실시예들에서, III-N 트랜지스터들은게이트스택의어느하나의측면상에융기된결정성 n+ 도핑된소스/드레인구조체들을포함한다. 실시예들에서, 비결정성재료는다결정성소스/드레인재료의성장을제한하기위해이용되어, 고품질소스/드레인도핑된결정이비손상된영역으로부터성장되는것을허용하고디바이스층 내에형성되는 2도전자가스(2DEG)와저저항계면을형성하기위해측방으로확장된다. 일부실시예들에서, 경쟁적다결정성과성장들을일으킬수 있는손상된 GaN의영역들은융기된소스/드레인성장을시작하기전에비결정성재료로커버된다.
摘要翻译：描述了包括从器件层延伸的凸起或凸起的掺杂晶体结构的半导体器件。在实施例中，III-N晶体管包括在栅极堆叠的任一侧上的凸起的n +掺杂的源极/漏极结构。在实施例中，使用无定形材料来限制多晶源极/漏极材料的生长，使得高质量源极/漏极掺杂晶体被允许从完整区域生长， 2DEG）和横向电阻接口。在一些实施例中，在开始升高的源极/漏极生长之前，可以引起竞争性多晶性和生长的受损GaN区域被无定形材料覆盖。

5. 发明公开

KR20180042452A 나노 크기 템플릿 구조들 상의 III족-N 트랜지스터들 审中-公开
公开(公告)号：KR20180042452A
公开(公告)日：2018-04-25
申请号：KR20187010513
申请日：2013-06-24
申请人： INTEL CORP
发明人： THEN HAN WUI , DASGUPTA SANSAPTAK , RADOSAVLJEVIC MARKO , CHU KUNG BENJAMIN , GARDNER SANAZ K , SUNG SEUNG HOON , CHAU ROBERT S
IPC分类号： H01L29/66 , H01L29/20 , H01L29/78 , H01L29/80
CPC分类号： H01L29/2003 , H01L21/02164 , H01L21/02238 , H01L21/02255 , H01L21/0228 , H01L21/0254 , H01L21/283 , H01L21/28575 , H01L21/84 , H01L27/1203 , H01L29/0649 , H01L29/201 , H01L29/42356 , H01L29/66462 , H01L29/66795 , H01L29/7787 , H01L29/78 , H01L29/785 , H01L29/7851 , H01L29/802
摘要： III-N 반도체채널은핀 측벽과같은, 실리콘템플릿구조의 (111) 또는 (110) 표면상에형성되는 III-N 전이층상에형성된다. 실시예들에서, 실리콘핀은더 순응성시딩층을위해 III-N 에피택셜막 두께들과필적할만한폭을가져서, 더낮은결함밀도및/또는에피택셜막 두께의감소를허용한다. 실시예들에서, 전이층은 GaN이고반도체채널은실리콘핀으로부터전도대오프셋을증가시키기위해인듐(In)을포함한다. 다른실시예들에서, 핀은희생용이어서제거되거나산화되고, 또는다른경우에는트랜지스터제조동안유전체구조로변환된다. 희생용핀을채택하는소정실시예들에서, III-N 전이층및 반도체채널은실질적으로순 GaN이어서, 실리콘핀의존재하에서지탱할수 있었던것보다더 높은항복전압을허용한다.

6. 发明公开

KR20180020288A 국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들 审中-公开
标题翻译：具有局部子引脚隔离的高电子迁移率晶体管
公开(公告)号：KR20180020288A
公开(公告)日：2018-02-27
申请号：KR20187002245
申请日：2015-06-26
申请人： INTEL CORP
发明人： RACHMADY WILLY , METZ MATTHEW V , DEWEY GILBERT , MOHAPATRA CHANDRA S , KAVALIEROS JACK T , MURTHY ANAND S , GHANI TAHIR , RAHHAL ORABI NADIA M , GARDNER SANAZ K
IPC分类号： H01L29/778 , H01L29/06 , H01L29/66 , H01L29/78
CPC分类号： H01L29/785 , H01L29/0673 , H01L29/66795
摘要： 기판위의서브-핀구조체로부터연장하는상승된핀 구조체를포함하는결정질헤테로구조체들. III-V 트랜지스터들과같은디바이스들은상승된핀 구조체들상에형성될수 있으면서실리콘-기반디바이스들(예를들어, 트랜지스터들)은실리콘기판의다른영역들내에형성될수 있다. 핀구조체의트랜지스터채널영역에국한되는(localized) 서브-핀격리재료는서브-핀을통하는소스-대-드레인누설을감소시켜서, 핀구조체의소스단부와드레인단부사이의전기적격리를개선시킬수 있다. 핀구조체를헤테로에피텍셜방식으로형성하는것에후속하여, 서브-핀의일부분이핀을언더컷하도록측방으로에칭될수 있다. 언더컷은서브-핀격리재료로다시채워진다. 게이트스택은핀 위에형성된다. 서브-핀격리재료의형성은자체-정렬된게이트스택대체프로세스내에통합될수 있다.
摘要翻译：包括从衬底上的子引脚结构延伸的升高的pin结构的结晶异质结构。诸如III-V族晶体管的器件可以形成在凸起的引脚结构上，而硅基器件（例如晶体管）可以形成在硅衬底的不同区域中。局部化到鳍结构的晶体管沟道区的子引脚隔离材料可减少通过子引脚的源漏泄漏，由此改善鳍结构的源端和漏端之间的电隔离。在以异质外延方式形成鳍结构之后，可以横向刻蚀部分子鳍以底切鳍。底切使用子引脚隔离材料重新填充。栅极堆叠形成在鳍片上。子引脚绝缘材料的形成可以集成到自对准栅极叠层替换工艺中。

7. 发明公开

KR20180021123A 기판 상의 갈륨 질화물(GaN) 트랜지스터 구조체들 审中-公开
标题翻译：衬底上的氮化镓（GaN）晶体管结构
公开(公告)号：KR20180021123A
公开(公告)日：2018-02-28
申请号：KR20187002271
申请日：2015-06-26
申请人： INTEL CORP
发明人： THEN HAN WUI , DASGUPTA SANSAPTAK , GARDNER SANAZ K , RADOSAVLJEVIC MARKO , SUNG SEUNG HOON , CHAU ROBERT S
IPC分类号： H01L29/778 , H01L29/20 , H01L29/775
CPC分类号： H01L29/7786 , H01L29/2003 , H01L29/775 , H01L29/7783 , H01L29/78 , H01L29/785
摘要： 갈륨질화물(GaN) 산화물격리및 기판상에 GaN 트랜지스터구조체들의형성을위한기술들이개시된다. 일부경우들에서, GaN 트랜지스터구조체들은, 벌크실리콘기판상에고-전압 GaN 프런트엔드라디오주파수(RF) 스위치들의시스템-온-칩집적을위해사용될수 있다. 이기술들은예를들어, 기판에다수의핀을형성하는것, 핀들상에 GaN 층을퇴적하는것, GaN 층아래의갭에서각각의핀의적어도일부를산화시키는것, 및하나이상의트랜지스터를 GaN 층상에및/또는 GaN 층으로부터형성하는것을포함할수 있다. 일부경우들에서, GaN 층은복수의 GaN 아일랜드이고, 각각의아일랜드는주어진핀에대응한다. 이기술들은일부경우들에서상대적으로작은폼 팩터, 낮은온 상태저항및 낮은오프상태누설을갖는다양한비평면격리 GaN 트랜지스터아키텍처들을형성하기위해사용될수 있다.
摘要翻译：公开了用于氮化镓（GaN）氧化物隔离和在衬底上形成GaN晶体管结构的技术。在一些情况下，GaN晶体管结构可以用于体硅衬底上的高电压GaN前端射频（RF）开关的系统级芯片集成。该技术是，例如，haneungeot形成多个销在基板上，haneungeot沉积在销的GaN层，氧化至少在GaN层下的间隙的每个销的一部分的所述一个，并且在GaN层的至少一个晶体管，和 /或GaN层。在一些情况下，GaN层是多个GaN岛，每个岛对应于给定的引脚。这些技术可以在某些情况下用于形成各种非平面隔离氮化镓晶体管架构，具有相对较小的形状因子，低导通电阻和低关态泄漏。

8. 发明公开

KR20180021107A 고온 안정 기판 계면 재료를 갖는 헤테로 에피택셜 구조체들 审中-公开
标题翻译：具有高温稳定基底界面材料的异质外延结构
公开(公告)号：KR20180021107A
公开(公告)日：2018-02-28
申请号：KR20187002085
申请日：2015-06-26
申请人： INTEL CORP
发明人： DASGUPTA SANSAPTAK , THEN HAN WUI , RADOSAVLJEVIC MARKO , GARDNER SANAZ K , SUNG SEUNG HOON , CHAU ROBERT S
IPC分类号： H01L29/778 , H01L21/02 , H01L21/8258 , H01L27/085 , H01L29/06 , H01L29/20
CPC分类号： H01L29/7786 , H01L21/02381 , H01L21/02439 , H01L21/02458 , H01L21/0254 , H01L21/0262 , H01L21/02639 , H01L21/8258 , H01L27/085 , H01L29/0657 , H01L29/2003
摘要： 결정질기판위에배치된트렌치층의하나이상의트렌치들로부터연장되는융기형결정질구조체를포함하는결정질헤테로구조체들이설명된다. 일부실시예들에서는, 실리콘기판표면위에계면층이배치된다. 계면층은, 계면층이없었다면기판표면을열화시키고융기형구조체에서더 많은결함들을유도할수 있는성장온도들에서트렌치의저부로부터융기형구조체의성장을용이하게한다. 트렌치층은계면층의일부분을노출시키는트렌치저부를갖고계면층위에배치될수 있다. 트렌치들로부터낮은결함밀도표면들을갖는임의의대형융합형결정질구조체들이과성장될수 있다. III-N 트랜지스터들과같은디바이스들이융기형결정질구조체들상에추가로형성될수 있고, 실리콘-기반디바이스들(예를들어, 트랜지스터들)이실리콘기판들의다른영역들에형성될수 있다.
摘要翻译：描述了包含从布置在晶体衬底上方的沟槽层的一个或多个沟槽延伸的凸起晶体结构的晶体异质结构。在一些实施例中，界面层设置在硅衬底表面上。如果没有界面层，则界面层有利于在生长温度下从沟槽底部生长凸起结构，所述生长温度会降低基板表面并且在凸起结构中引起更多缺陷。沟槽层可以设置在界面层上，沟槽底部暴露界面层的一部分。从沟槽开始，可以生长具有低缺陷密度表面的任何大的融合结晶结构。诸如III-N晶体管的器件可以另外形成在凸起的晶体结构上，并且硅基器件（例如晶体管）可以形成在硅衬底的不同区域中。

9. 发明公开

KR20180021106A 터널링 전계 효과 트랜지스터들에 대한 오프상태 기생 누설 감소 审中-公开
标题翻译：隧穿场效应晶体管的关态寄生泄漏减少
公开(公告)号：KR20180021106A
公开(公告)日：2018-02-28
申请号：KR20187002082
申请日：2015-06-27
申请人： INTEL CORP
发明人： LE VAN H , DEWEY GILBERT , CHU KUNG BENJAMIN , AGRAWAL ASHISH , METZ MATTHEW V , RACHMADY WILLY , FRENCH MARC C , KAVALIEROS JACK T , RIOS RAFAEL , KIM SEIYON , SUNG SEUNG HOON , GARDNER SANAZ K , POWERS JAMES M , TAFT SHERRY R
IPC分类号： H01L29/66 , H01L29/10 , H01L29/73 , H01L29/78
CPC分类号： H01L29/78 , H01L29/1054 , H01L29/66795 , H01L29/785
摘要： 방법이기판상의접합영역들사이에디바이스의비-평면도전채널을형성하는단계 - 기판은그 채널밑에차단재료를포함하며, 차단재료는캐리어누설을억제하는성질을포함함 - ; 및그 채널상에게이트스택 - 게이트스택은유전체재료와게이트전극을포함함 - 을형성하는단계를포함한다. 방법이반도체기판상에버퍼재료 - 버퍼재료는기판과상이한격자구조를포함하는반도체재료를포함함 - 를형성하는단계; 버퍼재료상에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를형성하는단계; 및기판상에트랜지스터디바이스를형성하는단계를포함한다. 장치가채널밑에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를포함하는기판상에배치된채널을포함하는트랜지스터디바이스를포함하는, 기판상의비-평면멀티-게이트디바이스를포함한다.
摘要翻译：所述方法包括以下步骤：在衬底上的结区之间形成器件的非平面导电沟道，所述衬底在所述沟道下方包括阻挡材料，并且所述阻挡材料包括抑制载流子泄漏的特性; 并且其中沟道上的栅极堆叠栅极堆叠包括电介质材料和栅极电极。所述方法包括在半导体衬底上形成缓冲材料，所述缓冲材料包括含有不同于所述衬底的晶格结构的半导体材料; 在缓冲材料上形成阻挡材料，阻挡材料包括抑制载流子泄漏的特性; 并在衬底上形成晶体管器件。所述衬底上的栅极器件包括晶体管器件，所述晶体管器件包括设置在衬底上的沟道，所述衬底包括在所述沟道下方包括阻挡材料的器件和所述阻挡材料，。

10. 发明专利

MY186812A III-N DEVICES IN SI TRENCHES 未知
公开(公告)号：MY186812A
公开(公告)日：2021-08-23
申请号：MYPI2016702227
申请日：2014-12-12
申请人： INTEL CORP
发明人： DASGUPTA SANSAPTAK , THEN HAN WUI , GARDNER SANAZ K , SUNG SEUNG HOON , RADOSAVLJEVIC MARKO , CHU-KUNG BENJAMIN , TAFT SHERRY , PILLARISETTY RAVI , CHAU ROBERT S
IPC分类号： H01L21/8238
摘要： A trench (303, 304) comprising a portion of a substrate (301) is formed. A nucleation layer (331) is deposited on the portion of the substrate (301) within the trench (303, 304). A III-N material layer (332) is deposited on the nucleation layer (331). The III-N material layer (332) is laterally grown over the trench (303, 304). A device layer (335) is deposited on the laterally grown III-N material layer (332). A low defect density region is obtained on the laterally grown material and is used for electronic device fabrication of III-N materials on Si substrates.

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