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1. 发明申请

WO2013043405A3 MODULAR EXPONENTIATION WITH PARTITIONED AND SCATTERED STORAGE OF MONTGOMERY MULTIPLICATION RESULTS 审中-公开
标题翻译：具有分割和分散存储的模块化分布式多媒体结果的模块化引导
公开(公告)号：WO2013043405A3
公开(公告)日：2013-06-27
申请号：PCT/US2012054503
申请日：2012-09-10
申请人： INTEL CORP , GEURON SHAY , KRASNOV VLAD
发明人： GEURON SHAY , KRASNOV VLAD
IPC分类号： G06F17/00 , G06F9/06 , G06F17/10
CPC分类号： G06F7/723 , G06F7/728 , G06F2207/7257
摘要： Embodiments of techniques and systems for side-channel-protected modular exponentiation are described. In embodiments, during a modular exponentiation calculation, Montgomery Multiplication ("MM") results are produced. These MM results are scattered through a table for storage, such that storage of the values may not lead to discovery of a secret exponent value by a spy process through a side-channel attack. The scattering may be performed in order to reduce a number of per-result memory operations performed during each MM result storage or retrieval. In embodiments, a window size of 4 may be used in the modular exponentiation, along with partitioning of the MM result into 32-bit partition values which are scattered with offsets of 64-bytes. In embodiments, while use of a window size of 4 may result in additional MM calculations during modular exponentiation than other window sizes, the reduction in memory operations may provide a positive performance offset.
摘要翻译：描述了用于侧信道保护的模幂运算的技术和系统的实施例。在实施例中，在模幂乘计算期间，产生蒙哥马利乘法（“MM”）结果。这些MM结果分散在一个表中用于存储，这样，存储值可能不会导致间谍进程通过侧信道攻击发现秘密指数值。可以执行散射以便减少在每个MM结果存储或检索期间执行的每结果存储器操作的数量。在实施例中，可以在模幂运算中使用4的窗口大小，以及将MM结果划分为以64字节的偏移散布的32位分区值。在实施例中，尽管窗口大小为4的使用可能导致在模幂运算期间的额外的MM计算，而不是其他窗口大小，但存储器操作的减少可以提供正的性能偏移。

2. 发明专利

DE102015008012A1 SM4-Beschleunigungsprozessoren, Verfahren, Systeme und Anweisungen 未知
公开(公告)号：DE102015008012A1
公开(公告)日：2016-01-28
申请号：DE102015008012
申请日：2015-06-22
申请人： INTEL CORP
发明人： KRASNOV VLAD , GUERON SHAY
IPC分类号： H04L9/06
摘要： Ein Prozessor eines Aspekts enthält eine Vielzahl von Registern für gepackte Daten und eine Decodierungseinheit zum Decodieren einer Anweisung. Die Anweisung soll einen oder mehrere Ausgangsoperanden gepackter Daten angeben. Der eine oder die mehreren Ausgangsoperanden gepackter Daten sollen vier 32-Bit-Ergebnisse von vier vorherigen SM4-Kryptographie-Runden und vier 32-Bit-Werte aufweisen. Der Prozessor enthält außerdem eine Ausführungseinheit, gekoppelt an die Decodierungseinheit und die Vielzahl von Registern für gepackte Daten. Die Ausführungseinheit soll, als Reaktion auf die Anweisung, vier 32-Bit-Ergebnisse von vier unmittelbar nachfolgenden und aufeinanderfolgenden SM4-Kryptographie-Runden in einem Zielspeicherort, der von der Anweisung anzugeben ist, speichern.

3. 发明专利

GB2524617A Sort acceleration processors, methods, systems, and instructions 未知
公开(公告)号：GB2524617A
公开(公告)日：2015-09-30
申请号：GB201500857
申请日：2015-01-19
申请人： INTEL CORP
发明人： GUERON SHAY , KRASNOV VLAD
IPC分类号： G06F9/30 , G06F7/08 , G06F7/24
摘要： A processor comprises packed data registers, a decode unit to decode an instruction, and an execution unit. The instruction indicates a source packed data 410 which includes at least four data elements, and indicates a destination storage location. The execution unit is coupled with the packed data registers and the decode unit, and, in response to the instruction, stores a result packed data 414 in the destination storage location. The result packed data includes at least four indexes that identify corresponding data element positions in the source packed data, and thus serves as an index vector of sorts. The indexes are stored in positions in the result packed data that are to represent a sorted order 416 of corresponding data elements in the source packed data. A processor with an instruction indicating first and second source packed data (Figure 6) is also provided, and may implement a result mask (1020 in Figure 10).

4. 发明专利

DE102015002215A1 Sortierbeschleunigungsprozessor, -Verfahren, -Systeme und -Befehle 未知
公开(公告)号：DE102015002215A1
公开(公告)日：2015-10-01
申请号：DE102015002215
申请日：2015-02-20
申请人： INTEL CORP
发明人： GUERON SHAY , KRASNOV VLAD
IPC分类号： G06F7/08
摘要： Ein Prozessor eines Aspekts umfasst Gepackte-Daten-Register und eine Entschlüsselungseinheit zum Entschlüsseln eines Befehls. Der Befehl kann erste gepackte Quellendaten angeben, die zumindest vier Datenelemente umfassen, zweite gepackte Quellendaten angeben, die zumindest vier Datenelemente umfassen und einen Zielspeicherort angeben. Eine Ausführungseinheit ist an die Gepackte-Daten-Register und die Entschlüsselungseinheit gekoppelt. Die Ausführungseinheit speichert gepackte Ergebnisdaten als Antwort auf den Befehl in dem Zielspeicherort. Die gepackten Ergebnisdaten können zumindest vier Indizes umfassen, die entsprechende Datenelementpositionen in den ersten und zweiten gepackten Quellendaten identifizieren können. Die Indizes können in Positionen in den gepackten Ergebnisdaten gespeichert sein, die eine sortierte Reihenfolge von entsprechenden Datenelementen in den ersten und zweiten gepackten Quellendaten darstellen sollen.

5. 发明公开

EP3189617A4 SM3 HASH ALGORITHM ACCELERATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS 有权
公开(公告)号：EP3189617A4
公开(公告)日：2018-05-02
申请号：EP15837850
申请日：2015-08-14
申请人： INTEL CORP
发明人： GUERON SHAY , KRASNOV VLAD
IPC分类号： H04L9/06 , G06F9/30
CPC分类号： H04L9/0643 , G06F9/30007 , G06F9/30036 , G06F9/3895 , G09C1/00 , H04L2209/125
摘要： A processor includes a decode unit to decode an SM3 two round state word update instruction. The instruction is to indicate one or more source packed data operands. The source packed data operand(s) are to have eight 32-bit state words Aj, Bj, Cj, Dj, Ej, Fj, Gj, and Hj that are to correspond to a round (j) of an SM3 hash algorithm. The source packed data operand(s) are also to have a set of messages sufficient to evaluate two rounds of the SM3 hash algorithm. An execution unit coupled with the decode unit is operable, in response to the instruction, to store one or more result packed data operands, in one or more destination storage locations. The result packed data operand(s) are to have at least four two-round updated 32-bit state words Aj+2, Bj+2, Ej+2, and Fj+2, which are to correspond to a round (j+2) of the SM3 hash algorithm.

6. 发明公开

EP2856303A4 VECTOR AND SCALAR BASED MODULAR EXPONENTIATION 有权
标题翻译： VEKTOR- UND SKALENBASIERTE MODULARE EXPONENTIATION
公开(公告)号：EP2856303A4
公开(公告)日：2016-03-02
申请号：EP12877761
申请日：2012-05-30
申请人： INTEL CORP
发明人： GUERON SHAY , KRASNOV VLAD
IPC分类号： G06F9/06 , G06F7/72 , G06F9/30 , G06F9/305
CPC分类号： G06F9/3001 , G06F7/723 , G06F2207/3828

7. 发明公开

EP2754143A4 NUMBER SQUARING COMPUTER-IMPLEMENTED METHOD AND APPARATUS 审中-公开
标题翻译：用于增强数字计算机辅助方法和装置
公开(公告)号：EP2754143A4
公开(公告)日：2015-06-03
申请号：EP11872032
申请日：2011-09-06
申请人： INTEL CORP
发明人： GUERON SHAY , KRASNOV VLAD
IPC分类号： G06F7/552 , G06F5/01 , G09C1/00
CPC分类号： G06F5/01 , G06F7/552 , G06F2207/5523 , H04L9/302 , H04L2209/12 , H04L2209/80

8. 发明公开

EP2758893A4 MODULAR EXPONENTIATION WITH PARTITIONED AND SCATTERED STORAGE OF MONTGOMERY MULTIPLICATION RESULTS 审中-公开
标题翻译：蒙哥马利乘积结果分区和分散存储模幂
公开(公告)号：EP2758893A4
公开(公告)日：2015-05-27
申请号：EP12833099
申请日：2012-09-10
申请人： INTEL CORP
发明人： GEURON SHAY , KRASNOV VLAD
IPC分类号： G06F7/72
CPC分类号： G06F7/723 , G06F7/728 , G06F2207/7257
摘要： Embodiments of techniques and systems for side-channel-protected modular exponentiation are described. In embodiments, during a modular exponentiation calculation, Montgomery Multiplication (“MM”) results are produced. These MM results are scattered through a table for storage, such that storage of the values may not lead to discovery of a secret exponent value by a spy process through a side-channel attack. The scattering may be performed in order to reduce a number of per-result memory operations performed during each MM result storage or retrieval. In embodiments, a window size of 4 may be used in the modular exponentiation, along with partitioning of the MM result into 32-bit partition values which are scattered with offsets of 64-bytes. In embodiments, while use of a window size of 4 may result in additional MM calculations during modular exponentiation than other window sizes, the reduction in memory operations may provide a positive performance offset.

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