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1. 发明申请

WO2005101458A2 VERFAHREN UND VERWENDUNG EINER VORRICHTUNG ZUM AUFBRINGEN VON BESCHICHTUNGEN AUF BANDFÖRMIGEN STRUKTUREN IN DER HALBLEITERBAUTEILEFERTIGUNG 审中-公开
标题翻译：方法和装置的用途施用涂料在磁带状结构半导体元件制造
公开(公告)号：WO2005101458A2
公开(公告)日：2005-10-27
申请号：PCT/DE2005/000639
申请日：2005-04-13
申请人： INFINEON TECHNOLOGIES AG , BETZ, Bernd , MAHLER, Joachim , OTREMBA, Ralf , PAULUS, Stefan
发明人： BETZ, Bernd , MAHLER, Joachim , OTREMBA, Ralf , PAULUS, Stefan
IPC分类号： H01L21/00
CPC分类号： H01L21/56 , H01L21/6715 , H01L2924/0002 , H05K1/0393 , H05K3/0091 , H05K2203/013 , H05K2203/1545 , H01L2924/00
摘要： Die Erfindung betrifft eine Vorrichtung (35) und ein Verfahren zum Aufbringen von einer dünnen organischen oder anorganischen Schicht auf einzelne Bauteilpositionen von bandförmigen Strukturen (1). Diese Schicht kann eine verbesserte oder optimierte Haftung zwischen einer beschichteten Oberfläche und einer Kunststoffgehäusemasse bewirken. Ferner kann die Schicht als Korrosionsschutzschicht, als elektrische Isolationsschicht oder als Dielektrikum für die beschichten Oberflächen dienen. Zum selektiven Aufbringen der Schicht weist die Vorrichtung (35) einen Strahldrucker (2) mit mehreren elektronisch steuerbaren Strahlköpfen (4-7) auf. Der Strahldrucker (2) beschichtet in einer ersten Beschichtungsposition (15) die bandförmigen Strukturen (1) selektiv auf der Oberseite (17) und in einer zweiten Beschichtungsposition (16) selektiv auf der Unterseite (18) der bandförmigen Strukturen (1).
摘要翻译：本发明涉及一种装置（35）和用于施加于带状结构（1）的单独的部件的位置的薄的有机或无机层的方法。该层可提供一被涂覆表面和塑料壳体组合物之间的改进的或优化的粘附性。此外，层可以作为腐蚀保护层，电绝缘层或作为电介质的涂覆表面。对于层的选择性施加，该装置（35）具有多个电子可控制的喷墨头（4-7）一个束打印机（2）。涂在第一涂层位置（15）的束打印机（2），带状结构（1）选择性地在顶部（17）和在第二涂布位置（16）选择性地在带形结构的底部（18）（1）。

2. 发明申请

WO2007012911A1 SEMICONDUCTOR MODULE FOR A SWITCHED-MODE POWER SUPPLY AND METHOD FOR ITS ASSEMBLY 审中-公开
标题翻译：一种开关电源的半导体模块及其组装方法
公开(公告)号：WO2007012911A1
公开(公告)日：2007-02-01
申请号：PCT/IB2005/002229
申请日：2005-07-28
申请人： INFINEON TECHNOLOGIES AG , HENG, Yang, Hong , LEE, Kean, Cheong , SCHLOEGEL, Xaver , DEML, Gerhard , OTREMBA, Ralf , SCHREDL, Jürgen
发明人： HENG, Yang, Hong , LEE, Kean, Cheong , SCHLOEGEL, Xaver , DEML, Gerhard , OTREMBA, Ralf , SCHREDL, Jürgen
IPC分类号： H01L25/16
CPC分类号： H01L23/49562 , H01L21/565 , H01L23/49575 , H01L24/48 , H01L24/49 , H01L25/16 , H01L2224/48091 , H01L2224/48137 , H01L2224/48247 , H01L2224/48472 , H01L2224/49171 , H01L2224/49175 , H01L2924/00014 , H01L2924/01006 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/01055 , H01L2924/01075 , H01L2924/01082 , H01L2924/01084 , H01L2924/014 , H01L2924/07802 , H01L2924/1305 , H01L2924/13055 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/181 , H01L2924/1815 , H01L2924/00 , H01L2224/45099 , H01L2224/05599 , H01L2924/00012
摘要： Semiconductor module (1, 16) for a Switched-Mode Power Supply comprises at least one semiconductor power switch (6), a control semiconductor chip (5) and a leadframe (2) comprising a die pad (3) and a plurality of leads (4) disposed on one side of the die pad (3). The die pad (3) comprises at least two mechanically isolated regions (9, 10), wherein the semiconductor power switch (6) is mounted on a first region (9) of the die pad (3) and the control semiconductor chip (5) is mounted on a second region (10) of the die pad (3). Plastic housing mate rial (24) electrically isolates the first region (9) and the second region (10) of the die pad (3) and electrically isolates the semiconductor power switch (6) from the control semiconductor chip (5).
摘要翻译：用于开关电源的半导体模块（1,16）包括至少一个半导体功率开关（6），控制半导体芯片（5）和引线框架（2），其包括管芯焊盘（3）和多个引线（4）设置在管芯焊盘（3）的一侧。管芯焊盘（3）包括至少两个机械隔离区域（9,10），其中半导体功率开关（6）安装在管芯焊盘（3）的第一区域（9）上，并且控制半导体芯片（5））安装在管芯焊盘（3）的第二区域（10）上。塑料外壳（24）电绝缘芯片焊盘（3）的第一区域（9）和第二区域（10），并将半导体功率开关（6）与控制半导体芯片（5）电隔离。

3. 发明申请

WO2006133664A1 HALBLEITERLEISTUNGSBAUTEILSTAPEL IN FLACHLEITERTECHNIK MIT OBERFLÄCHENMONTIERBAREN AUSSENKONTAKTEN UND EIN VERFAHREN ZUR HERSTELLUNG DESSELBEN 审中-公开
标题翻译：半导体功率组件堆扁平线系统其制造表面安装的外部触点和方法
公开(公告)号：WO2006133664A1
公开(公告)日：2006-12-21
申请号：PCT/DE2006/000726
申请日：2006-04-26
申请人： INFINEON TECHNOLOGIES AG , HOSSEINI, Khalil , KÖNIGSBERGER, Alexander , MAHLER, Joachim , OTREMBA, Ralf , SCHIESS, Klaus , SCHLOEGEL, Xaver
发明人： HOSSEINI, Khalil , KÖNIGSBERGER, Alexander , MAHLER, Joachim , OTREMBA, Ralf , SCHIESS, Klaus , SCHLOEGEL, Xaver
IPC分类号： H01L25/11 , H01L23/495
CPC分类号： H01L23/49562 , H01L24/36 , H01L24/40 , H01L25/117 , H01L2224/40095 , H01L2224/40245 , H01L2224/40247 , H01L2924/00014 , H01L2924/01006 , H01L2924/01068 , H01L2924/01082 , H01L2924/01322 , H01L2924/13091 , H01L2924/181 , H01L2924/00012 , H01L2224/37099
摘要： Die Erfindung betrifft einen Halbleiterleistungsbauteilstapel (1) in Flachleitertechnik mit oberflächenmontierbaren Außenkontakten (33) und ein Verfahren zur Herstellung desselben. Dazu weist der Halbleiterleistungsbauteilstapel (1) mindestens zwei MOSFET-Leistungshalbleiterbauteile (2, 3) auf, die jeweils eine Oberseite (4, 6) und eine Unterseite (5, 7) haben. Dabei weist die Unterseite (5, 7) eine Drainaußenkontaktfläche, eine Sourceaußenkontaktfläche und eine Gateaußenkontaktfläche auf. Die Oberseite (4, 6) weist mindestens eine Sourceaußenkontaktfläche und eine Gateaußenkontaktfläche auf. Die Gateaußenkontaktflächen (10, 12) auf der Oberseite (4, 6) und der Unterseite (5, 7) stehen elektrisch miteinander in Verbindung. Der Halbleiterleistungsbauteilstapel (1) ist eine Serienschaltung oder eine Parallelschaltung übereinander angeordneter MOSFET-Leistungshalbleiterbauteile (2, 3) in einer Kunststoffgehäusemasse (31).
摘要翻译：本发明涉及与表面安装的外部触点（33）及其制造的方法扁平导体技术的半导体功率组件堆（1）。为了这个目的，所述半导体功率器件堆（1）的至少两个MOSFET功率半导体器件（2,3），每一个具有一个顶面（4,6）和一个底部（5,7）。在这种情况下，下侧（5,7）到漏极外接触表面，一源极外部接触表面和外门的接触面积。的上侧（4,6）具有至少一个源外部接触表面和栅极外部接触表面。在上侧（4，6）和底部栅极外接触表面（10，12）（5,7）电连接到彼此。的半导体功率组件堆（1）是串联连接或堆叠的MOSFET功率半导体器件在塑料壳体中的组合物（31）的并联连接（3 2）。

4. 发明申请

WO2006058510A1 HALBLEITERBAUTEIL MIT EINEM EINE PASSIVIERUNGSSCHICHT AUFWEISENDEN HALBLEITERCHIP SOWIE VERFAHREN ZUR HERSTELLUNG DESSELBEN 审中-公开
标题翻译：具有产生其的钝化层HAVING半导体芯片和方法SEMICONDUCTOR COMPONENT
公开(公告)号：WO2006058510A1
公开(公告)日：2006-06-08
申请号：PCT/DE2005/001920
申请日：2005-10-26
申请人： INFINEON TECHNOLOGIES AG , BETZ, Bernd , HOSSEINI, Khalil , MAHLER, Joachim , OTREMBA, Ralf
发明人： BETZ, Bernd , HOSSEINI, Khalil , MAHLER, Joachim , OTREMBA, Ralf
IPC分类号： H01L23/31
CPC分类号： H01L23/295 , H01L21/56 , H01L23/293 , H01L23/3157 , H01L23/3171 , H01L24/45 , H01L24/48 , H01L2224/45124 , H01L2224/48091 , H01L2224/48247 , H01L2224/48465 , H01L2924/01019 , H01L2924/01068 , H01L2924/12036 , H01L2924/12044 , H01L2924/14 , H01L2924/181 , H01L2924/3025 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
摘要： Die Erfindung betrifft ein Halbleiterbauteil (1) mit einem eine Passivierungsschicht (2) aufweisenden Halbleiterchip (3) sowie Verfahren zur Herstellung desselben. Dabei bedeckt die Passivierungsschicht (2) die oberste Leiterbahnstruktur (4) des Halbleiterchips (1) unter Freilassen von Kontaktflächen (5). Die Passivierungsschicht (2) steht in unmittelbarem adhäsiven Kontakt mit der Kunststoffgehäusemasse (6) des Halbleiterbauteils (1), wobei die Passivierungsschicht (2) ein Polymer (7) mit eingebetteten mineralisch-keramischen Nanopartikeln (8) aufweist.
摘要翻译：本发明涉及一种具有（2）具有半导体芯片的钝化层（3）以及方法生产同样的半导体组件（1）。这里，钝化层（2）（4）在半导体芯片（1），同时留下自由的接触表面（5），其覆盖最上面的布线图案。钝化层（2）与所述塑料壳体组合物直接接触粘合剂（6）的半导体器件（1），其中，所述钝化层（2）包含聚合物（7）具有嵌入的矿物和陶瓷纳米颗粒（8）。

5. 发明申请

WO2006007825A3 HALBLEITER UND VERFAHREN ZU DESSEN HERSTELLUNG 审中-公开
公开(公告)号：WO2006007825A3
公开(公告)日：2006-01-26
申请号：PCT/DE2005/001262
申请日：2005-07-18
申请人： INFINEON TECHNOLOGIES AG , SCHLÖGEL, Xaver , OTREMBA, Ralf
发明人： SCHLÖGEL, Xaver , OTREMBA, Ralf
IPC分类号： H01L21/60 , H01L21/607
摘要： Vorgeschlagen werden ein Halbleitermodul und ein Verfahren zu dessen Herstellung. Dabei ist es vorgesehen, dass ein Zwischenelement (50) ausgebildet ist oder wird, welches zur elektrischen Kontaktierung materiell zwischen einem vorgesehenen Kontaktbereich (30) und einem vorgesehenen Anschlussbereich (40) und in direktem materiellen und elektrischen Kontakt mit und zur Flächenanpassung zwischen diesen ausgebildet ist oder wird.

6. 发明申请

WO2005112117A2 LEISTUNGS-HALBLEITERBAUTEIL 审中-公开
标题翻译：功率半导体元件
公开(公告)号：WO2005112117A2
公开(公告)日：2005-11-24
申请号：PCT/DE2005/000848
申请日：2005-05-04
申请人： INFINEON TECHNOLOGIES AG , OTREMBA, Ralf
发明人： OTREMBA, Ralf
IPC分类号： H01L25/11
CPC分类号： H01L23/49562 , H01L23/495 , H01L24/48 , H01L24/49 , H01L25/117 , H01L2224/05553 , H01L2224/0603 , H01L2224/32145 , H01L2224/48091 , H01L2224/48137 , H01L2224/48247 , H01L2224/48257 , H01L2224/48472 , H01L2224/4903 , H01L2224/49051 , H01L2224/49111 , H01L2224/49175 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01015 , H01L2924/01019 , H01L2924/01033 , H01L2924/01078 , H01L2924/01082 , H01L2924/014 , H01L2924/10161 , H01L2924/14 , H01L2924/181 , H01L2924/19041 , H01L2924/19043 , H01L2924/00 , H01L2224/45099 , H01L2224/05599 , H01L2924/00012
摘要： Ein Leistungs-Halbleiterbauteil (1, 30, 40) weist ein erstes und ein zweites aktives Halbleiterbauelement (2, 3) auf, deren elektrische Anschlüsse (8, 14) in Form von Anschlussbeinchen (9, 15) aus den Halbleiterbauelementen herausgeführt werden. Das erste Halbleiterbauelement (2) ist mit dem zweiten Halbleiterbauelement (3) wenigstens teilweise durch eine Steckverbindung elektrisch verbunden. Die Steckverbindung ist durch Ineinandergreifen der Anschlussbeinchen (15) des zweiten Halbleiterbauelements (3) in die elektrischen Anschlüsse (8) des ersten Halbleiterbauelements realisiert.
摘要翻译：一种功率半导体器件（1，30，40）具有一个第一和一个第二有源半导体器件（2,3），所述电连接（8,14）中的连接销的形式（9，15）被引出半导体器件。第一半导体部件（2）被连接到所述第二半导体元件（3）至少部分地电通过插接连接相连。由第二半导体元件（3）的引线（15）的互锁的插接连接在所述第一半导体器件的电连接（8）被实现。

7. 发明公开

EP3790047A1 MULTI-CHIP-PACKAGE 有权
公开(公告)号：EP3790047A1
公开(公告)日：2021-03-10
申请号：EP19195615.0
申请日：2019-09-05
申请人： Infineon Technologies AG
发明人： LEE, Teck Sim , OTREMBA, Ralf , WANG, Lee Shuang , ZULKIFLI, Mohd Hasrul
IPC分类号： H01L23/495
摘要： A package comprises a package body (20) with a package top side (201), a package footprint side (202) and package sidewalls (203), the package sidewalls (203) extending from the package footprint side (202) to the package top side (201); a plurality of power semiconductor chips (100) electrically connected in parallel to each other, each power semiconductor chip (100) having a first load terminal (101) and a second load terminal (102) and being configured to block a blocking voltage applied between said load terminals (101, 102) and to conduct a chip load current between said load terminals (101, 102); a lead frame structure (21) for electrically and mechanically coupling the package (200) to a carrier (300) with the package footprint side (202) facing to the carrier (300), the lead frame structure (21) comprising a plurality of first outside terminals (2111). Each first outside terminal (2111) extends out of the package body (20) for interfacing with the carrier (300). Each first load terminal (101) of the plurality of power semiconductor chips (100) is electrically connected, at least by means of one package body internal connection member (270), to at least two of the plurality of first outside terminals (2111). The package (20) further comprises a horizontally extending conduction layer (22) at the package top side (201) or at the package footprint side (202), wherein the conduction layer (22) is electrically connected with each of the second load terminals (102) of the plurality of power semiconductor chips (100).

8. 发明公开

EP1320889A1 VERBINDUNGSEINRICHTUNG 审中-公开
公开(公告)号：EP1320889A1
公开(公告)日：2003-06-25
申请号：EP01971698.4
申请日：2001-09-10
申请人： Infineon Technologies AG
发明人： BERGMANN, Robert , LARIK, Joost , OTREMBA, Ralf , SCHLOEGEL, Xaver , SCHREDL, Juergen
IPC分类号： H01L23/482 , H01L23/495
CPC分类号： H01L24/48 , H01L23/49513 , H01L24/05 , H01L24/29 , H01L24/32 , H01L24/73 , H01L2224/04026 , H01L2224/04042 , H01L2224/05556 , H01L2224/05599 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/48464 , H01L2224/73265 , H01L2224/83825 , H01L2224/85399 , H01L2224/92247 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01019 , H01L2924/01022 , H01L2924/01029 , H01L2924/0103 , H01L2924/01032 , H01L2924/01039 , H01L2924/01047 , H01L2924/0105 , H01L2924/01052 , H01L2924/01068 , H01L2924/01079 , H01L2924/0132 , H01L2924/01322 , H01L2924/014 , H01L2924/10253 , H01L2924/181 , H01L2924/00012 , H01L2224/45099 , H01L2924/00
摘要： The aim of the invention is to take up the smallest amount of space possible while effecting the thermomechanical release in tension at the junction between a circuit unit (2) and contact device (4) of a circuit (1), said junction being provided by means of the connecting device (10). To this end, the connecting device (10) is essentially provided as a prefabricated metallic or alloy region in the area of the circuit unit (2) and in the area of the contact device (4) while avoiding, to the greatest possible extent, the use of adhesive elements and solder elements.
摘要翻译：本发明的目的是在电路（1）的电路单元（2）和接触装置（4）之间的接合处实现拉伸时的热机械释放，同时占据最小的可能空间量，所述接合处由连接装置（10）的装置。为此，连接装置（10）基本上在电路单元（2）的区域中和接触装置（4）的区域中作为预制的金属或合金区域提供，使用粘合元件和焊接元件。

9. 发明公开

EP3699956A1 PACKAGE FOR A MULTI-CHIP POWER SEMICONDUCTOR DEVICE 审中-公开
公开(公告)号：EP3699956A1
公开(公告)日：2020-08-26
申请号：EP19159051.2
申请日：2019-02-25
申请人： Infineon Technologies AG
发明人： OTREMBA, Ralf
IPC分类号： H01L23/04 , H01L23/31 , H01L23/48 , H01L25/07 , H01L23/535 , H01L27/088 , H01L29/78
摘要： A package (200) comprises: a package body (20) with an outside housing comprising at least a first package side (201), a second package side (202) and package sidewalls (203), the package sidewalls (203) extending between the first package side (201) and the second package side (202); a first electrically conductive interface layer (221) and a second electrically conductive interface layer (222) spaced apart from each other at the outside housing; a first power semiconductor chip (101) and a second power semiconductor chip (102) arranged within the package body (20), wherein both the first chip (101) and the second chip (102) exhibit a respective first load terminal (S1, S2) and a respective second load terminal (D1, D2). The first load terminals (S1, S2) are electrically connected to each other within the package body (20). The second load terminal (D1) of the first chip (101) is electrically connected to the first electrically conductive interface layer (221). The second load terminal (D2) of the second chip (102) is electrically connected to the second electrically conductive interface layer (222). The outside housing of the package body (20) further comprises a creepage structure (23) with a minimum dimension (a) between the first electrically conductive interface layer (221) and the second electrically conductive interface layer (222).

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