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1. 发明授权

US07586492B2 Real-time display post-processing using programmable hardware 有权
标题翻译：使用可编程硬件实时显示后处理
公开(公告)号：US07586492B2
公开(公告)日：2009-09-08
申请号：US11019414
申请日：2004-12-20
申请人： Duncan A. Riach , John M. Danskin , Jonah M. Alben , Michael A. Ogrinc , Anthony Michael Tamasi
发明人： Duncan A. Riach , John M. Danskin , Jonah M. Alben , Michael A. Ogrinc , Anthony Michael Tamasi
IPC分类号： G06F15/16 , G06F9/46 , G09G5/399
CPC分类号： G09G5/363 , G06F3/1431 , G06T15/005 , G09G5/001 , G09G5/393 , G09G5/395 , G09G5/399 , G09G2310/04 , G09G2360/125 , G09G2360/127
摘要： In a graphics processor, a rendering object and a post-processing object share access to a host processor with a programmable execution core. The rendering object generates fragment data for an image from geometry data. The post-processing object operates to generate a frame of pixel data from the fragment data and to store the pixel data in a frame buffer. In parallel with operations of the host processor, a scanout engine reads pixel data for a previously generated frame and supplies the pixel data to a display device. The scanout engine periodically triggers the host processor to operate the post-processing object to generate the next frame. Timing between the scanout engine and the post-processing object can be controlled such that the next frame to be displayed is ready in a frame buffer when the scanout engine finishes reading a current frame.
摘要翻译：在图形处理器中，渲染对象和后处理对象与可编程执行核共享对主处理器的访问。渲染对象从几何数据生成图像的碎片数据。后处理对象操作以从片段数据生成像素数据帧，并将像素数据存储在帧缓冲器中。与主处理器的操作并行，扫描引擎引擎读取先前产生的帧的像素数据，并将像素数据提供给显示设备。扫描引擎周期性地触发主处理器来操作后处理对象以产生下一帧。可以控制扫描输出引擎和后处理对象之间的时序，使得当扫描引擎引擎完成读取当前帧时，待显示的下一帧准备在帧缓冲器中。

2. 发明授权

US08234488B1 System and method for controlling mode switches in hardware 有权
标题翻译：用于在硬件中控制模式开关的系统和方法
公开(公告)号：US08234488B1
公开(公告)日：2012-07-31
申请号：US11945218
申请日：2007-11-26
申请人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
发明人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
IPC分类号： G06F1/24 , G06F9/00
CPC分类号： G06F1/3228 , G09G5/363 , G09G2320/06 , G09G2360/121 , G09G2370/04
摘要： One embodiment of the present invention sets forth a technique for controlling mode switches in hardware. The resource manager includes an “is mode possible” function that evaluates a given mode in conjunction with the limitations of the hardware to determine if the given mode is feasible. The display driver is configured to call this function to validate a proposed mode before generating commands specifying the state changes for the display heads. The display software interface hardware module within the GPU processes these commands and follows a standard sequence of steps to implement the mode switch. The steps may include interrupts to the resource manager to re-validate the proposed mode, again calling the “is mode possible” function, or perform operations that are not yet supported in the hardware. Advantageously, controlling mode switches in hardware enables less error-prone, more efficient, and more discerning mode switches relative to controlling mode switches in software.
摘要翻译：本发明的一个实施例提出了一种用于控制硬件中的模式切换的技术。资源管理器包括一个“可能的模式”功能，其结合硬件的限制来评估给定的模式，以确定给定模式是否可行。显示驱动器被配置为在生成指定显示器头的状态改变的命令之前调用该功能来验证所提出的模式。 GPU内的显示软件接口硬件模块处理这些命令，并按照标准的步骤顺序执行模式切换。这些步骤可以包括资源管理器的中断以重新验证所提出的模式，再次调用“可能的模式”功能，或执行硬件中尚未支持的操作。有利地，与软件中的控制模式切换相比，硬件中的控制模式切换使得相对于控制模式切换更少的易错，更有效和更挑剔的模式切换。

3. 发明授权

US08134567B1 Active raster composition and error checking in hardware 有权
标题翻译：硬件中的活动栅格组合和错误检查
公开(公告)号：US08134567B1
公开(公告)日：2012-03-13
申请号：US11936038
申请日：2007-11-06
申请人： Duncan A. Riach , Leslie E. Neft , Michael A. Ogrinc , Tyvis C. Cheung
发明人： Duncan A. Riach , Leslie E. Neft , Michael A. Ogrinc , Tyvis C. Cheung
IPC分类号： G06T1/00 , G06F13/00 , G09G5/36
CPC分类号： G09G5/397 , G09G5/363 , G09G2340/125
摘要： One embodiment of the present invention sets forth a system for computing and error checking configuration parameters related to raster image generation within a graphics processing unit. Input parameters are validated by a hardware-based error checking engine. A hardware-based pre-calculation engine uses validated input parameters to compute additional private configuration parameters used by the raster image generation circuitry within a graphics processing unit.
摘要翻译：本发明的一个实施例提出了一种用于计算和错误检查与图形处理单元内的光栅图像生成有关的配置参数的系统。输入参数由基于硬件的错误检查引擎验证。基于硬件的预计算引擎使用经验证的输入参数来计算图形处理单元内光栅图像生成电路使用的附加私有配置参数。

4. 发明授权

US07999815B1 Active raster composition and error checking in hardware 有权
标题翻译：硬件中的活动栅格组合和错误检查
公开(公告)号：US07999815B1
公开(公告)日：2011-08-16
申请号：US11936035
申请日：2007-11-06
申请人： Duncan A. Riach , Leslie E. Neft , Michael A. Ogrinc , Tyvis C. Cheung
发明人： Duncan A. Riach , Leslie E. Neft , Michael A. Ogrinc , Tyvis C. Cheung
IPC分类号： G06F13/14 , G06F13/00 , G06T1/00 , G09G5/39
CPC分类号： G09G5/39 , G09G5/08 , G09G5/397 , G09G2360/121
摘要： One embodiment of the present invention sets forth a system for computing and error checking configuration parameters related to raster image generation within a graphics processing unit. Input parameters are validated by a hardware-based error checking engine. A hardware-based pre-calculation engine uses validated input parameters to compute additional private configuration parameters used by the raster image generation circuitry within a graphics processing unit.
摘要翻译：本发明的一个实施例提出了一种用于计算和错误检查与图形处理单元内的光栅图像生成有关的配置参数的系统。输入参数由基于硬件的错误检查引擎验证。基于硬件的预计算引擎使用经验证的输入参数来计算图形处理单元内光栅图像生成电路使用的附加私有配置参数。

5. 发明申请

US20070250728A1 Work Based Clock Management for Display Sub-System 有权
标题翻译：显示子系统的基于工作的时钟管理
公开(公告)号：US20070250728A1
公开(公告)日：2007-10-25
申请号：US11690093
申请日：2007-03-22
申请人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
发明人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
IPC分类号： G06F1/04 , G06F1/00
CPC分类号： G06F1/3203 , G06F1/3237 , Y02D10/128 , Y02D50/20
摘要： A system and method for enabling or disabling clocks to one or more portions of hardware circuitry, for example a display sub-system of a personal computer. A processor generates a command or data to a first circuit configured to perform a function based at least on the command or data. A clock generator selectively supplies clocks to the first circuit and a second circuit configured to perform a second function. A software interface circuit coupled to the processor and the clock generator autonomously determines based at least on the command or data whether the second circuit will perform the second function or be idle in an upcoming period and disables one or more of the clocks to the second circuit if the second circuit will be idle in the upcoming period.
摘要翻译：一种用于启用或禁用时钟到硬件电路的一个或多个部分的系统和方法，例如个人计算机的显示子系统。处理器生成命令或数据至配置为至少基于命令或数据执行功能的第一电路。时钟发生器选择性地向第一电路提供时钟，并且配置成执行第二功能的第二电路。耦合到处理器和时钟发生器的软件接口电路至少基于命令或数据自主地确定第二电路是否将执行第二功能或在即将到来的时段中处于空闲状态，并且将一个或多个时钟禁用到第二电路如果第二个电路在即将到来的时间内将处于空闲状态。

6. 发明授权

US09292069B1 System and method for controlling mode switches in hardware 有权
标题翻译：用于在硬件中控制模式开关的系统和方法
公开(公告)号：US09292069B1
公开(公告)日：2016-03-22
申请号：US11945217
申请日：2007-11-26
申请人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
发明人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
IPC分类号： G06F17/00 , G06F1/32
CPC分类号： G06F1/3228 , G09G5/363 , G09G2320/06 , G09G2360/121 , G09G2370/04
摘要： One embodiment of the present invention sets forth a technique for controlling mode switches in hardware. The resource manager includes an “is mode possible” function that evaluates a given mode in conjunction with the limitations of the hardware to determine if the given mode is feasible. The display driver is configured to call this function to validate a proposed mode before generating commands specifying the state changes for the display heads. The display software interface hardware module within the GPU processes these commands and follows a standard sequence of steps to implement the mode switch. The steps may include interrupts to the resource manager to re-validate the proposed mode, again calling the “is mode possible” function, or perform operations that are not yet supported in the hardware. Advantageously, controlling mode switches in hardware enables less error-prone, more efficient, and more discerning mode switches relative to controlling mode switches in software.
摘要翻译：本发明的一个实施例提出了一种用于控制硬件中的模式切换的技术。资源管理器包括一个“可能的模式”功能，其结合硬件的限制来评估给定的模式，以确定给定模式是否可行。显示驱动器被配置为在生成指定显示器头的状态改变的命令之前调用该功能来验证所提出的模式。 GPU内的显示软件接口硬件模块处理这些命令，并按照标准的步骤顺序执行模式切换。这些步骤可以包括资源管理器的中断以重新验证所提出的模式，再次调用“可能的模式”功能，或执行硬件中尚未支持的操作。有利地，与软件中的控制模式切换相比，硬件中的控制模式切换使得相对于控制模式切换更少的易错，更有效和更挑剔的模式切换。

7. 发明授权

US08154556B1 Multiple simultaneous unique outputs from a single display pipeline 有权
标题翻译：来自单个显示管道的多个独立输出
公开(公告)号：US08154556B1
公开(公告)日：2012-04-10
申请号：US11955307
申请日：2007-12-12
申请人： Duncan A. Riach , Michael A. Ogrinc , Brijesh Tripathi , Wayne D. Young
发明人： Duncan A. Riach , Michael A. Ogrinc , Brijesh Tripathi , Wayne D. Young
IPC分类号： G09G5/399
CPC分类号： G06T3/40 , G06T1/20 , G09G5/001 , G09G5/363 , G09G5/39 , G09G2340/0421 , G09G2352/00 , G09G2360/123
摘要： One embodiment of the present invention sets forth a system for generating multiple video output signals from a single video pipeline within a graphics processing unit. Pixel data from more than one display surface is retrieved and multiplexed before being transmitted to a video pipeline for processing. The resulting video pixel data is routed to video output encoders, which selectively accept the video pixel data for transmission to attached display devices.
摘要翻译：本发明的一个实施例提出了一种用于从图形处理单元内的单个视频流水线生成多个视频输出信号的系统。在将多个显示表面的像素数据发送到视频流水线进行处理之前被检索和多路复用。所得到的视频像素数据被路由到视频输出编码器，其选择性地接受视频像素数据以传输到附接的显示设备。

8. 发明授权

US08049761B1 Bus protocol for transferring pixel data between chips 有权
标题翻译：用于在芯片之间传送像素数据的总线协议
公开(公告)号：US08049761B1
公开(公告)日：2011-11-01
申请号：US11937031
申请日：2007-11-08
申请人： Duncan A. Riach , Michael A. Ogrinc , Tyvis C. Cheung
发明人： Duncan A. Riach , Michael A. Ogrinc , Tyvis C. Cheung
IPC分类号： G06F13/14
CPC分类号： G06F13/4291 , G09G2330/06 , G09G2360/127 , G09G2370/10
摘要： One embodiment of the present invention sets forth a protocol for packing and transferring pixel data between integrated circuits. The data transfer protocol may be used between a graphics processing unit and a video output encoder unit. The data transfers may include up to 20 pixels per arbitration cycle. By packing pixel data for transfer over a bus with a relatively small set of output pins, overall package pin count is reduced, while maintaining sufficient bandwidth to carry the pixel data the output pins. By moving the analog circuitry to a separate device, linked to the GPU via the bus, noise from the GPU may be effectively mitigate through physical separation.
摘要翻译：本发明的一个实施例提出了用于在集成电路之间打包和传送像素数据的协议。数据传输协议可以在图形处理单元和视频输出编码器单元之间使用。数据传输可以包括每个仲裁周期最多20个像素。通过将具有相对较小的输出引脚集合的总线上的像素数据打包，可以减少整体封装引脚数量，同时保持足够的带宽来传送像素数据输出引脚。通过将模拟电路移动到通过总线连接到GPU的单独设备，来自GPU的噪声可以通过物理分离来有效地减轻。

9. 发明授权

US07882380B2 Work based clock management for display sub-system 有权
标题翻译：用于显示子系统的基于工作的时钟管理
公开(公告)号：US07882380B2
公开(公告)日：2011-02-01
申请号：US11690093
申请日：2007-03-22
申请人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
发明人： Duncan A. Riach , Michael A. Ogrinc , Leslie E. Neft
IPC分类号： G06F1/00
CPC分类号： G06F1/3203 , G06F1/3237 , Y02D10/128 , Y02D50/20
摘要： A system and method for enabling or disabling clocks to one or more portions of hardware circuitry, for example a display sub-system of a personal computer. A processor generates a command or data to a first circuit configured to perform a function based at least on the command or data. A clock generator selectively supplies clocks to the first circuit and a second circuit configured to perform a second function. A software interface circuit coupled to the processor and the clock generator autonomously determines based at least on the command or data whether the second circuit will perform the second function or be idle in an upcoming period and disables one or more of the clocks to the second circuit if the second circuit will be idle in the upcoming period.
摘要翻译：一种用于启用或禁用时钟到硬件电路的一个或多个部分的系统和方法，例如个人计算机的显示子系统。处理器生成命令或数据至配置为至少基于命令或数据执行功能的第一电路。时钟发生器选择性地向第一电路提供时钟，并且配置成执行第二功能的第二电路。耦合到处理器和时钟发生器的软件接口电路至少基于命令或数据自主地确定第二电路是否将执行第二功能或在即将到来的时段中处于空闲状态，并且将一个或多个时钟禁用到第二电路如果第二个电路在即将到来的时间内将处于空闲状态。

10. 发明授权

US09489712B2 Multiple simultaneous unique outputs from a single display pipeline 有权
标题翻译：来自单个显示管道的多个独立输出
公开(公告)号：US09489712B2
公开(公告)日：2016-11-08
申请号：US13442790
申请日：2012-04-09
申请人： Duncan A. Riach , Michael A. Ogrinc , Brijesh Tripathi , Wayne D. Young
发明人： Duncan A. Riach , Michael A. Ogrinc , Brijesh Tripathi , Wayne D. Young
IPC分类号： G06T3/40 , G09G5/36 , G06T1/20 , G09G5/00 , G09G5/39
CPC分类号： G06T3/40 , G06T1/20 , G09G5/001 , G09G5/363 , G09G5/39 , G09G2340/0421 , G09G2352/00 , G09G2360/123
摘要： One embodiment of the present invention sets forth a system for generating multiple video output signals from a single video pipeline within a graphics processing unit. Pixel data from more than one display surface is retrieved and multiplexed before being transmitted to a video pipeline for processing. The resulting video pixel data is routed to video output encoders, which selectively accept the video pixel data for transmission to attached display devices.
摘要翻译：本发明的一个实施例提出了一种用于从图形处理单元内的单个视频流水线生成多个视频输出信号的系统。在将多个显示表面的像素数据发送到视频流水线进行处理之前被检索和多路复用。所得到的视频像素数据被路由到视频输出编码器，其选择性地接受视频像素数据以传输到附接的显示设备。

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