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    • 4. 发明申请
      US20100106937A1 INDEXING A TRANSLATION LOOKASIDE BUFFER (TLB) 有权
    • INDEXING A TRANSLATION LOOKASIDE BUFFER (TLB)
    • 索引翻译缓冲区（TLB）
    • US20100106937A1
    • 2010-04-29
    • US12259864
    • 2008-10-28
    • Deepak Limaye , James Allen
    • Deepak Limaye , James Allen
    • G06F12/10 , G06F12/00
    • G06F12/1027 , G06F9/355
    • A processor is to comprise a central processing unit (CPU), an address generation unit (AGU), an index generation unit and a translation look-aside buffer (TLB). The CPU of the processor is to generate signal to retrieve instructions from a memory. The AGU is to generate a final linear address and an initial linear address after receiving at least three input source values. An index generation unit coupled to the AGU is to generate a set-index value using the bits of at least the three input source values or the bits of the initial linear address even before the bits of the initial linear address are adjusted for carry. A TLB is to generate a physical address using the final linear address and an entry indexed by the set-index value.
    • 处理器包括中央处理单元（CPU），地址生成单元（AGU），索引生成单元和翻译后备缓冲器（TLB）。 处理器的CPU将产生信号以从存储器检索指令。 AGU在接收至少三个输入源值之后生成最终线性地址和初始线性地址。 耦合到AGU的索引生成单元即使在初始线性地址的位被调整为进位之前，也使用至少三个输入源值的比特或初始线性地址的比特来生成设置索引值。 TLB将使用最终线性地址和由设置索引值索引的条目来生成物理地址。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US08533721B2 Method and system of scheduling out-of-order operations without the requirement to execute compare, ready and pick logic in a single cycle 有权
    • Method and system of scheduling out-of-order operations without the requirement to execute compare, ready and pick logic in a single cycle
    • 调度无序操作的方法和系统，而不需要在单个周期中执行比较，准备和选择逻辑
    • US08533721B2
    • 2013-09-10
    • US12748203
    • 2010-03-26
    • Stephen J. Robinson , Deepak Limaye
    • Stephen J. Robinson , Deepak Limaye
    • G06F9/46 , G06F9/40 , G06F7/38
    • G06F9/3836
    • A method and system to schedule out of order operations without the requirement to execute compare, ready and pick logic in a single cycle. A lazy out-of-order scheduler splits each scheduling loop into two consecutive cycles. The scheduling loop includes a compare stage, a ready stage and a pick stage. The compare stage and the ready stage are executed in a first of the two consecutive cycles and the pick stage is executed in a second of the two consecutive cycles. By splitting each scheduling loop into two consecutive cycles, selecting the oldest operation by default and checking the readiness of the oldest operation, it relieves the system of timing requirements and avoids the need for power hungry logic. Every execution of an operation does not appear as one extra cycle longer and the lazy out-of-order scheduler retains most of the performance of a full out-of-order scheduler.
    • 一种方法和系统，用于安排无序操作，而不需要在单个周期中执行比较，就绪和选择逻辑。 一个惰性的乱序调度器将每个调度循环分成两个连续的周期。 调度循环包括比较阶段，准备阶段和挑选阶段。 在两个连续周期中的第一个周期中执行比较阶段和就绪阶段，并且在两个连续循环中的第二阶段执行选择阶段。 通过将每个调度循环分成两个连续的周期，默认情况下选择最旧的操作，并检查最早的操作是否准备就绪，从而减轻了系统的时序要求，避免了对电源饥饿逻辑的需要。 操作的每次执行都不会像一个额外的周期更长一些，而且这个惰性的乱序调度程序会保留大部分完整的无序调度程序的性能。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US08065501B2 Indexing a translation lookaside buffer (TLB) 有权
    • Indexing a translation lookaside buffer (TLB)
    • 索引翻译后备缓冲区（TLB）
    • US08065501B2
    • 2011-11-22
    • US12259864
    • 2008-10-28
    • Deepak Limaye , James Allen
    • Deepak Limaye , James Allen
    • G06F12/00
    • G06F12/1027 , G06F9/355
    • A processor is to comprise a central processing unit (CPU), an address generation unit (AGU), an index generation unit and a translation look-aside buffer (TLB). The CPU of the processor is to generate signal to retrieve instructions from a memory. The AGU is to generate a final linear address and an initial linear address after receiving at least three input source values. An index generation unit coupled to the AGU is to generate a set-index value using the bits of at least the three input source values or the bits of the initial linear address even before the bits of the initial linear address are adjusted for carry. A TLB is to generate a physical address using the final linear address and an entry indexed by the set-index value.
    • 处理器包括中央处理单元（CPU），地址生成单元（AGU），索引生成单元和翻译后备缓冲器（TLB）。 处理器的CPU将产生信号以从存储器检索指令。 AGU在接收至少三个输入源值之后生成最终线性地址和初始线性地址。 耦合到AGU的索引生成单元即使在初始线性地址的位被调整为进位之前，也使用至少三个输入源值的比特或初始线性地址的比特来生成设置索引值。 TLB将使用最终线性地址和由设置索引值索引的条目来生成物理地址。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明申请
      US20110239218A1 METHOD AND SYSTEM OF LAZY OUT-OF-ORDER SCHEDULING 有权
    • METHOD AND SYSTEM OF LAZY OUT-OF-ORDER SCHEDULING
    • LAZY OUT-OF-ORERER调度方法与系统
    • US20110239218A1
    • 2011-09-29
    • US12748203
    • 2010-03-26
    • Stephen J. Robinson , Deepak Limaye
    • Stephen J. Robinson , Deepak Limaye
    • G06F9/46
    • G06F9/3836
    • A method and system to schedule out of order operations without the requirement to execute compare, ready and pick logic in a single cycle. A lazy out-of-order scheduler splits each scheduling loop into two consecutive cycles. The scheduling loop includes a compare stage, a ready stage and a pick stage. The compare stage and the ready stage are executed in a first of the two consecutive cycles and the pick stage is executed in a second of the two consecutive cycles. By splitting each scheduling loop into two consecutive cycles, selecting the oldest operation by default and checking the readiness of the oldest operation, it relieves the system of timing requirements and avoids the need for power hungry logic. Every execution of an operation does not appear as one extra cycle longer and the lazy out-of-order scheduler retains most of the performance of a full out-of-order scheduler.
    • 一种方法和系统，用于安排无序操作，而不需要在单个周期中执行比较，就绪和选择逻辑。 一个惰性的乱序调度器将每个调度循环分成两个连续的周期。 调度循环包括比较阶段，准备阶段和挑选阶段。 在两个连续周期中的第一个周期中执行比较阶段和就绪阶段，并且在两个连续循环中的第二阶段执行选择阶段。 通过将每个调度循环分成两个连续的周期，默认情况下选择最旧的操作，并检查最早的操作是否准备就绪，从而减轻了系统的时序要求，避免了对电源饥饿逻辑的需要。 操作的每次执行都不会像一个额外的周期更长一些，而且这个惰性的乱序调度程序会保留大部分完整的无序调度程序的性能。
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