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    • 8. 发明授权
    • Semiconductor memory and method for testing the same
    • 半导体存储器及其测试方法
    • US08433960B2
    • 2013-04-30
    • US13279111
    • 2011-10-21
    • Kaoru Mori
    • Kaoru Mori
    • G11C29/00
    • G11C29/16G11C2029/1804
    • A semiconductor memory in which arbitrary operation mode information is set in a plurality of CRs at test time. When a CR (configuration register) control circuit detects write commands to write to an address or read commands to read from the address in a predetermined order, the CR control circuit updates the operation mode information for each of the plurality of CRs on a time division basis. A command generation section generates the write commands, the read commands, or a test start command in response to a control signal from the outside. A data pad compression circuit changes the operation mode information to be written to the plurality of CRs by using test data inputted to part of data pads, after inverting the test data or in its original condition according to a code, as data for a rest of the data pads.
    • 一种在测试时间内在多个CR中设定任意操作模式信息的半导体存储器。 当CR(配置寄存器)控制电路检测到写入命令以写入地址或读取命令以按预定顺序从地址读取时,CR控制电路在时分上更新多个CR中的每一个的操作模式信息 基础。 命令生成部分响应于来自外部的控制信号生成写命令,读命令或测试开始命令。 数据块压缩电路通过使用输入到数据块的一部分的测试数据,在将测试数据或其原始状态根据代码反转之后,将待写入的操作模式信息改变为用于其余部分的数据 数据垫。