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1. 发明专利

DE102006015394B4 Bildsensor und Steuerverfahren für den Bildsensor 未知
公开(公告)号：DE102006015394B4
公开(公告)日：2019-08-29
申请号：DE102006015394
申请日：2006-04-03
申请人： DENSO CORP
发明人： WATANABE TAKAMOTO
IPC分类号： H03M1/00 , H01L27/00 , H03M1/12 , H03M1/50 , H04N5/335 , H04N5/341 , H04N5/369 , H04N5/374 , H04N5/376 , H04N5/378
摘要： Bildsensor (1, 1a), angeordnet auf einem einzelnen IC-Chip und aufweisend:ein Licht empfangendes Elementfeld, in dem eine Mehrzahl von Bildelementzellen (2) in einer zweidimensionalen Anordnung angeordnet und in eine Mehrzahl von Unterfeldern (Bi) unterteilt ist, wobei jede Bildelementzelle (2) zumindest ein fotoelektrisches Wandlerelement (2a) aufweist;einen Analog-zu-Digital-Wandlerabschnitt, der dafür ausgelegt ist, eine A/D-Wandlung empfangener Lichtsignale durchzuführen, welche von dem Licht empfangenden Elementfeld empfangen werden,wobei der Analog-zu-Digital-Wandlerabschnitt:eine Mehrzahl von A/D-Wandlern (7), wobei jeder der A/D-Wandler, die in jedem der Unterfeldern (Bi) angeordnet sind und eine Mehrzahl von Spalten der Bildelementzellen (2) in jedem Unterfelder bearbeiten, seinerseits aufweist:einen Impulsverzögerungsschaltkreis (10) bestehend aus einer Mehrzahl von Verzögerungseinheiten, die in Serie als mehrere Stufen verbunden sind, um ein Impulssignal um eine Verzögerungszeit entsprechend dem Pegel des Lichtsignals zu verzögern, welches von dem entsprechenden Unterfeld (Bi) empfangen wird; undeinen Kodierschaltkreis (12), der dafür ausgelegt ist, die Anzahl von Stufen der Verzögerungseinheiten zu erfassen, durch welche das Impulssignal während einer Messzeitdauer läuft, welche eine vorab gesetzte Dauer eines Abtasttaktsignals (CKS) ist, und um A/D-gewandelte Daten als numerische Daten entsprechend der Anzahl von erfassten Stufen auszugeben; undeine Unterfeldsteuerung (5) zum Erzeugen von Steuersignalen zum Auswählen von einer der Bildelementzellen (2), wobei die Mehrzahl von Unterfeldern (Bi) in einer zweidimensionalen Anordnung befindlich sind.

2. 发明专利

DE102008059120B4 Verfahren zur Steuerung einer Verzögerungszeit einer Impulsverzögerungsschaltung und Impulsverzögerungsschaltung zur Anwendung eines solchen Verfahrens 未知
公开(公告)号：DE102008059120B4
公开(公告)日：2018-06-14
申请号：DE102008059120
申请日：2008-11-26
申请人： DENSO CORP
发明人： WATANABE TAKAMOTO , YAMAUCHI SHIGENORI
IPC分类号： H03K5/13 , H03M1/12 , H03M1/50
摘要： Verfahren zur Ansteuerung einer Impulsverzögerungsschaltung (10), die eine Laufzeitverzögerung für ein durch die Impulsverzögerungsschaltung (10) zu übertragendes Impulssignal (PA) erzeugt, wobei das Verfahren die folgenden Schritte aufweist:- Vorbereiten mehrerer Verzögerungseinheiten (DU), die derart miteinander verbunden sind, dass sie als die Impulsverzögerungsschaltung (10) konfiguriert sind, um das Impulssignal (PA), das nacheinander von jeder der Verzögerungseinheiten (DU) verzögert wird, mit der Laufzeitverzögerung zu versehen, wobei jede Verzögerungseinheit (DU) mehrere Transistoren aufweist, die einen bestimmten Transistor (Tp, Tn) mit einem ersten und einem zweiten Anschluss (S, B) aufweisen; und- Ansteuern des ersten und des zweiten Anschlusses (S, B) des bestimmten Transistors (Tp, Tn) mit einem ersten bzw. einem zweiten Signal (Vin, VDD), um eine Verzögerungszeit jeder Verzögerungseinheit (DU) zu ändern, wobei die Spannungen des ersten und des zweiten Signals (Vin, VDD) separat gesteuert werden, um eine Änderung des Durchlasswiderstandes des bestimmten Transistors (Tp, Tn) zu erzeugen, die eine Änderung der Verzögerungszeit jeder Verzögerungseinheit (DU) hervorruft, derart, dass die Änderung des Durchlasswiderstandes des bestimmten Transistors (Tp, Tn) größer ist als die in einem Fall, in welchem der erste und der zweite Anschluss (S, B) des bestimmten Transistors (Tp, Tn) elektrisch zusammengelegt sind.

3. 发明专利

DE102006019932B4 Analog/Digital-Wandlervorrichtung 未知
公开(公告)号：DE102006019932B4
公开(公告)日：2018-02-08
申请号：DE102006019932
申请日：2006-04-28
申请人： DENSO CORP
发明人： TERAZAWA TOMOHITO , WATANABE TAKAMOTO
IPC分类号： H03M1/50
摘要： Analog/Digital-Wandlervorrichtung, die aufweist: eine Pulsverzögerungsschaltung (10), die eine Mehrzahl von in Reihe geschalteten Verzögerungseinheiten (2) aufweist, wobei jede Verzögerungseinheit (2) derart aufgebaut ist, dass sie ein analoges Eingangssignal aufnimmt und das analoge Eingangssignal um eine Verzögerungszeit verzögert, die einem Spannungspegel des analogen Eingangssignals entspricht, und jede Verzögerungseinheit (2) Invertierungsschaltungen von m × n Stufen aufweist, wobei m, n positive Ganzzahlen sind; einen Taktgenerator (11), der derart aufgebaut ist, dass er ein Referenztaktsignal (CK0) mit einer vorbestimmten Periode empfängt und m Abtasttakte einer um Td/m zueinander unterschiedlichen Phase erzeugt, wobei Td eine Verzögerungszeit von jeder Verzögerungseinheit (2) ist und m eine positive Ganzzahl von nicht weniger als 2 ist und der Taktgenerator (11) m Verzögerungsleitungen (DLi) aufweist, die Invertierungsschaltungen von i × n Stufen aufweisen, wobei i = 1, 2, ..., m ist und wobei die Invertierungsschaltungen derart aufgebaut sind, dass sie die m Abtasttakte ausgeben; m Pulspositionsbenummerungseinrichtungen (12), die derart aufgebaut sind, dass sie eine Position des Pulssignals in der Pulsverzögerungsschaltung (10) zu einem Zeitpunkt einer ansteigenden Flanke und einer abfallenden Flanke der Abtasttakte erfassen, die von dem Taktgenerator (11) erzeugt werden, und die m Pulspositionsbenummerungseinrichtungen (12) derart aufgebaut sind, dass sie die erfasste Position des Pulssignals numerisch ausdrücken und numerische Daten ausgeben, die die erfasste Position des Pulssignals ausdrücken; und einen Addierer (14), der derart aufgebaut ist, dass er die numerischen Daten addiert, die aus den m Pulspositionsbenummerungseinrichtungen (12) ausgegeben werden, und die addierten Daten als numerische Daten ausgibt, die das analoge Eingangssignal ausdrücken, wobei jede der m Pulspositionsbenummerungseinrichtungen (12) mindestens eine Halteschaltung aufweist, die derart aufgebaut ist, dass sie das Ausgangssignal aus der entsprechenden Verzögerungseinheit (2), die die Pulsverzögerungsschaltung (10) ausbildet, synchron zu dem Abtasttakt hält, und ...

4. 发明专利

DE102008064063B4 Steuersignalerzeugungsschaltung zur Einstellung eines Periodenwerts eines erzeugten Taktsignals als die Periode eines Referenzsignals, multipliziert mit oder dividiert durch eine beliebige reelle Zahl 未知
公开(公告)号：DE102008064063B4
公开(公告)日：2017-08-31
申请号：DE102008064063
申请日：2008-12-19
申请人： DENSO CORP
发明人： WATANABE TAKAMOTO
IPC分类号： H03K3/02 , H03K3/03 , H03K5/00 , H03K7/06 , H03K21/00 , H03L7/06 , H03L7/08 , H03L7/197
摘要： Verfahren zur Verwendung einer Taktsignalerzeugungsschaltung, wobei die Taktsignalerzeugungsschaltung aufweist: – eine Impulsverzögerungsschaltung, die mehrere Verzögerungselemente aufweist, die der Reihe nach in einer Ringkonfiguration verbunden und dazu ausgelegt sind, ein Impulssignal der Reihe nach über die Verzögerungselemente zu übertragen, wobei die Verzögerungselemente auf diese Weise der Reihe nach Durchlaufsignale erzeugen; – eine Periodenmessschaltung, die verbunden ist, um ein Referenzsignal mit einem vorbestimmten festen Periodenwert zu empfangen, wobei die Periodenmessschaltung dazu ausgelegt ist, den Periodenwert des Referenzsignals als eine Anzahl von Stufen der Verzögerungselemente zu erfassen, die von dem Impulssignal durchlaufen werden, und Periodendaten zu erzeugen, welche den Periodenwert in Einheiten einer Durchschnittsverzögerungszeit der Verzögerungselemente beschreiben; – ein Register, in dem ein vorbestimmter Einstellwert gespeichert ist; – eine Steuerschaltung, die dazu ausgelegt ist, die Periodendaten mit dem Einstellwert zu multiplizieren, wenn ein Periodenwert des Taktsignals durch eine Frequenzteilung des Referenzsignals zu bestimmen ist, und die Periodendaten durch den Einstellwert zu teilen, wenn der Periodenwert des Taktsignals durch eine Frequenzmultiplikation des Referenzsignals zu bestimmen ist, um auf diese Weise Steuerdaten zu erhalten, welche den benötigten Taktsignalperiodenwert beschreiben; und – eine Ausgangsschaltung, die dazu ausgelegt ist, das Taktsignal auf der Grundlage der Durchlaufsignale zu erzeugen, wobei das Taktsignal den Periodenwert aufweist, der durch die Steuerdaten beschrieben wird, dadurch gekennzeichnet, dass – das Verfahren den Schritt Verwenden einer reellen Zahl als den Einstellwert aufweist; ...

5. 发明专利

DE10318184B4 Analog/Digital-Umwandlungsverfahren und -vorrichtung 未知
公开(公告)号：DE10318184B4
公开(公告)日：2015-06-11
申请号：DE10318184
申请日：2003-04-22
申请人： DENSO CORP
发明人： WATANABE TAKAMOTO , NAKAMURA MITSUO
IPC分类号： H03K5/05 , H03M1/50 , H03K3/03 , H03M1/14 , H03M1/20 , H03M1/60
摘要： Analog-zu-Digital-(A/D-)Umwandlungsverfahren zum Umwandeln eines analogen Eingangssignals in numerische Daten unter Verwendung einer Impulsverzögerungsschaltung, die eine Vielzahl von Verzögerungseinheiten enthält, welche ein Impulssignal verzögern und übertragen können und welche miteinander in Reihe geschaltet sind, mit den folgenden Schritten: Ändern einer Verzögerungszeit, die durch die Verzögerungseinheiten geliefert wird, welche die Impulsverzögerungsschaltung bilden, in Einklang mit dem analogen Eingangssignal; Anlegen eines Impulssignals an die Impulsverzögerungsschaltung und Übertragen des Impulssignals innerhalb der Impulsverzögerungsschaltung; und numerisches Ausdrücken der Position des Impulssignals, welches innerhalb der Impulsverzögerungsschaltung vorhanden ist, an einer Vielzahl von unterschiedlichen Zeitlagen, Aufsummieren der Ergebnisse des numerischen Ausdrucks, um auf diese Weise numerische Daten zu erzeugen.

6. 发明专利

DE10235062B4 Filterverfahren und A/D-Wandlergerät mit einer Filterfunktion 未知
公开(公告)号：DE10235062B4
公开(公告)日：2012-04-19
申请号：DE10235062
申请日：2002-07-31
申请人： DENSO CORP
发明人： MIZUNO TAMOTSU , WATANABE TAKAMOTO
IPC分类号： H03M1/06 , H03M1/12 , H03H11/26 , H03H15/02 , H03H17/00 , H03H17/06 , H03M1/14 , H03M1/50
摘要： Filterverfahren umfassend die Stufen: gleitende Mittelwertbildung von analogen Eingangssignalen mit einem analogen gleitenden Mittelwertfilter (2), der Eingangssignale bei jeder konstanten Periode synchron mit dem Takt einer Abtastfrequenz fsa mittelt; A/D-Wandlung, der mit gleitendem Mittelwert gebildeten analogen Eingangssignale mit einem A/D-Wandler (4); und gleitende Mittelwertbildung der digitalen Daten, die durch die A/D-Wandlung erhalten wurden, mit einem digitalen gleitenden Mittelwertfilter (6), welcher die Eingangsdaten bei einer Abtastfrequenz fsd abtastet, die n-mal (wobei n ein positiver ganzzahliger Wert einschließlich 1 ist) die Abtastfrequenz fsa ist und einen Mittelwert der abgetasteten Daten berechnet, die bei den vergangenen Malen der Abtastung erhalten worden sind, und daraus Erzeugung digitaler Daten von einem analogen Eingangssignal nach der Entfernung unnötig hochfrequenter Signalkomponenten.

7. 发明专利

DE102004026156B4 未知
公开(公告)号：DE102004026156B4
公开(公告)日：2010-05-06
申请号：DE102004026156
申请日：2004-05-28
申请人： DENSO CORP
发明人： WATANABE TAKAMOTO , TORIGOE TAKAYUKI , ADUMI KOJI , YAMAUCHI HIDETOSHI
IPC分类号： H03K5/135 , H03M1/50 , H03M1/12 , H03M1/20 , H03M1/60

8. 发明专利

DE102008059120A1 未知
公开(公告)号：DE102008059120A1
公开(公告)日：2009-06-10
申请号：DE102008059120
申请日：2008-11-26
申请人： DENSO CORP
发明人： WATANABE TAKAMOTO , YAMAUCHI SHIGENORI
IPC分类号： H03K5/13 , H03M1/50
摘要： An inverter circuit configuring a delay unit is a so-called CMOS transistor including a PMOS transistor and an NMOS transistor, of which respective gates are interconnected and respective drains are interconnected. The source and a back gate of the NMOS transistor are connected to the ground. The source of the PMOS transistor is connected to a positive drive terminal and controlled by an analog input signal. The back gate of the PMOS transistor is connected to a control terminal and controlled by a control signal.

9. 发明专利

DE102007022815A1 未知
公开(公告)号：DE102007022815A1
公开(公告)日：2008-01-17
申请号：DE102007022815
申请日：2007-05-15
申请人： DENSO CORP
发明人： WATANABE TAKAMOTO
IPC分类号： H03M1/50

10. 发明专利

DE102006019932A1 未知
公开(公告)号：DE102006019932A1
公开(公告)日：2006-11-09
申请号：DE102006019932
申请日：2006-04-28
申请人： DENSO CORP
发明人： TERAZAWA TOMOHITO , WATANABE TAKAMOTO
IPC分类号： H03M1/50
摘要： In an A/D conversion device, each delay unit in a pulse delay circuit has inverters INV of mxn stages (m, n are positive integers), a clock generator has m-delay lines, and each delay line has inverters INV of ixn stages (i=1, 2, . . . , and m). Those delay lines DL 1 to DLm output sampling clocks CK 1 to CKm. Each of those inverters INV has a same characteristic. In the A/D conversion device, the delay time in each of the delay lines DL 1 to DLm is adjusted by the number of the inverters INV. It is thereby possible to provide the m-sampling clocks CK 1 to CKm of a different phase DeltaT with one another, namely whose phases are preciously shifted by DeltaT with one another.

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