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    • 6. 发明授权
      US06563754B1 DRAM circuit with separate refresh memory 有权
    • DRAM circuit with separate refresh memory
    • DRAM电路具有单独的刷新存储器
    • US06563754B1
    • 2003-05-13
    • US09781524
    • 2001-02-08
    • Chuen-Der Lien , Chau-Chin Wu
    • Chuen-Der Lien , Chau-Chin Wu
    • G11C700
    • G11C11/4125 , G11C15/04 , G11C15/043 , G11C15/046
    • A DRAM circuit including a first DRAM array used solely for refresh operations, and the second DRAM array for performing logic operations that is refreshed using data read from the first DRAM array. Specifically, data is read only from the first DRAM array during a read phase of the refresh operation, and is written to both the first DRAM array and the second DRAM array during the write phase of the refresh operation. Accordingly, the second DRAM array is able to simultaneously perform any type of logic operation without delay or disturbance caused by accessing the second DRAM array during the read phase. In one embodiment, the second DRAM array includes DRAM CAM cells that perform data matching operations using the data refreshed from the first DRAM array, which includes conventional DRAM memory cells. During read operations, because the data values stored in the first DRAM array and the second DRAM array are identical, data values are read from the conventional DRAM memory cells of the first DRAM array, instead of from the DRAM CAM cells.
    • 包括仅用于刷新操作的第一DRAM阵列的DRAM电路和用于执行使用从第一DRAM阵列读取的数据刷新的逻辑运算的第二DRAM阵列。 具体地说，在刷新操作的读取阶段期间，数据仅从第一DRAM阵列读取，并且在刷新操作的写入阶段被写入第一DRAM阵列和第二DRAM阵列。 因此，第二DRAM阵列能够在读取阶段期间同时执行任何类型的逻辑运算，而不会由于访问第二DRAM阵列而引起延迟或干扰。 在一个实施例中，第二DRAM阵列包括使用从包括常规DRAM存储器单元的第一DRAM阵列刷新的数据执行数据匹配操作的DRAM CAM单元。 在读取操作期间，由于存储在第一DRAM阵列和第二DRAM阵列中的数据值相同，所以从第一DRAM阵列的常规DRAM存储单元而不是从DRAM CAM单元读取数据值。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US06470418B1 Pipelining a content addressable memory cell array for low-power operation 有权
    • Pipelining a content addressable memory cell array for low-power operation
    • 内置可寻址存储单元阵列，用于低功耗操作
    • US06470418B1
    • 2002-10-22
    • US09232413
    • 1999-01-15
    • Chuen-Der Lien , Chau-Chin Wu , John R. Mick
    • Chuen-Der Lien , Chau-Chin Wu , John R. Mick
    • G06F1200
    • G06F17/30982 , G11C7/1039 , G11C15/00
    • A content addressable memory (CAM) system that includes first and second CAM arrays, which generate first and second sets of match control signals, respectively, having higher and lower priorities, respectively. The first CAM array is enabled during a first memory cycle, and the first set of match control signals are analyzed. If a match exists in the first CAM array, a first priority encoder is enabled to process the first set of match control signals. If no match exists, the first priority encoder is not enabled, and a second memory cycle is initiated. The second CAM array is enabled during the second memory cycle, and the second set of signals is analyzed. If a match exists in the second CAM array, a second priority encoder is enabled to process the second set of match control signals. If no match exists, the second priority encoder is not enabled.
    • 一种内容寻址存储器（CAM）系统，其包括分别产生具有较高和较低优先级的第一和第二组匹配控制信号的第一和第二CAM阵列。 第一个CAM阵列在第一个存储器周期中被使能，并且分析第一组匹配控制信号。 如果在第一CAM阵列中存在匹配，则使能第一优先级编码器来处理第一组匹配控制信号。 如果不存在匹配，则不启用第一优先级编码器，并且启动第二存储器周期。 第二个CAM阵列在第二个存储周期中被使能，第二组信号被分析。 如果在第二CAM阵列中存在匹配，则使能第二优先级编码器来处理第二组匹配控制信号。 如果不存在匹配，则不启用第二优先级编码器。
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    • 8. 发明授权
      US06373739B1 Quad CAM cell with minimum cell size 有权
    • Quad CAM cell with minimum cell size
    • 具有最小单元尺寸的四边形CAM单元
    • US06373739B1
    • 2002-04-16
    • US09731160
    • 2000-12-06
    • Chuen-Der Lien , Chau-Chin Wu
    • Chuen-Der Lien , Chau-Chin Wu
    • G11C1500
    • G11C15/04
    • A four-state (quad) CAM cell that stores one of four logic values: a logic high value, a logic low value, a logic high don't care value, and a logic low don't care value. Each quad CAM cell includes a first memory cell, a second memory cell, a comparator circuit, and a control switch. The first memory cell stores a data value (i.e., logic high value or logic low value), and transmits this stored data value to the comparator circuit. The second memory cell stores a care/don't care data value that is transmitted to the control switch. Portions of the comparator circuit and the control switch form a discharge path between a match line and a discharge line connected to the quad CAM cell. The control switch is controlled by the care/don't care value to open/close a first part of the discharge path. The comparator circuit is controlled to open a second part of the discharge path when, for example, the stored data value is equal to an applied data value.
    • 存储四个逻辑值之一的四状态（四）CAM单元：逻辑高电平值，逻辑低电平值，逻辑高电平无关值，逻辑低电平无关。 每个四边形CAM单元包括第一存储单元，第二存储单元，比较器电路和控制开关。 第一存储单元存储数据值（即，逻辑高值或逻辑低值），并将该存储的数据值发送到比较器电路。 第二存储器单元存储发送到控制开关的保养/不关心数据值。 比较器电路和控制开关的部分在匹配线和连接到四边形CAM单元的放电线之间形成放电路径。 控制开关由注意/不关心的值来控制，以打开/关闭排放路径的第一部分。 当例如所存储的数据值等于所应用的数据值时，控制比较器电路以打开放电路径的第二部分。
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    • 9. 发明授权
      US06266263B1 CAM array with minimum cell size 有权
    • CAM array with minimum cell size
    • 具有最小单元格大小的CAM阵列
    • US06266263B1
    • 2001-07-24
    • US09678502
    • 2000-10-02
    • Chuen-Der Lien , Chau-Chin Wu
    • Chuen-Der Lien , Chau-Chin Wu
    • G11C1500
    • G11C15/04
    • A CAM cell array is disclosed in which a comparator function is performed by incorporating a selected transistor of each CAM cell latch into a signal path extending between a match line and a second (e.g., charge or discharge) line. A first terminal of the selected transistor is connected to the match line (or the second line), a second terminal is connected to an internal node of the latch, and a gate terminal of the selected transistor is controlled by the data value stored in the latch. The internal node of the latch is connected through a control transistor having a gate terminal connected to receive an applied data value. When the applied data value is equal to the stored data value, the match line is coupled to the second line along a signal path passing through the selected transistor and the pass transistor. During programming (i.e., when data values are written to the latch), the match line (or second line) carries a low/high voltage signal needed to set (flip) the latch into a desired state.
    • 公开了一种CAM单元阵列，其中通过将每个CAM单元锁存器的所选晶体管并入在匹配线和第二（例如充电或放电）线之间延伸的信号路径中来执行比较器功能。 所选择的晶体管的第一端子连接到匹配线（或第二线），第二端子连接到锁存器的内部节点，并且所选晶体管的栅极端子由存储在所述晶体管中的数据值控制 锁定。 锁存器的内部节点通过连接有栅极端子的控制晶体管连接以接收施加的数据值。 当应用的数据值等于存储的数据值时，匹配线沿着通过所选晶体管和传输晶体管的信号路径耦合到第二线。 在编程期间（即，当数据值被写入锁存器时），匹配线（或第二线）承载将锁存器设置（翻转）到期望状态所需的低/高电压信号。
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    • 10. 发明授权
      US6128207A Low-power content addressable memory cell 有权
    • Low-power content addressable memory cell
    • 低功耗内容可寻址存储单元
    • US6128207A
    • 2000-10-03
    • US185057
    • 1998-11-02
    • Chuen-Der Lien , Chau-Chin Wu
    • Chuen-Der Lien , Chau-Chin Wu
    • G11C15/04 , G11C15/00
    • G11C15/04
    • A content addressable memory (CAM) cell that includes a static random access memory (SRAM) cell that operates in response to a V.sub.CC supply voltage. A first set of bit lines coupled to the SRAM cell are used to transfer data values to and from the SRAM cell. The signals transmitted on the first set of bit lines have a signal swing equal to the V.sub.CC supply voltage. A second set of bit lines is coupled to receive a comparison data value. The signals transmitted on the second set of bit lines have a signal swing that is less than the V.sub.CC supply voltage. For example, the signal swing on the second set of bit lines can be as low as two transistor threshold voltages. The second set of bit lines is biased with a supply voltage that is less than the V.sub.CC supply voltage. A sensor circuit is provided for comparing the data value stored in the CAM cell with the comparison data value. The sensor circuit pre-charges a match sense line prior to a compare operation. If the data value stored in the CAM cell does not match the comparison data value, the match sense line is pulled down. The signal swing of the match sense line is smaller than the V.sub.CC supply voltage. For example, the signal swing on the match sense line can be as low as one transistor threshold voltage.
    • 一种内容可寻址存储器（CAM）单元，其包括响应于VCC电源电压工作的静态随机存取存储器（SRAM）单元。 耦合到SRAM单元的第一组位线用于将数据值传送到SRAM单元和从SRAM单元传送数据值。 在第一组位线上发送的信号具有等于VCC电源电压的信号摆幅。 第二组位线被耦合以接收比较数据值。 在第二组位线上发送的信号具有小于VCC电源电压的信号摆幅。 例如，第二组位线上的信号摆幅可以低至两个晶体管阈值电压。 第二组位线的电源电压低于VCC电源电压。 提供了一种传感器电路，用于将存储在CAM单元中的数据值与比较数据值进行比较。 传感器电路在比较操作之前对匹配检测线进行预充电。 如果存储在CAM单元中的数据值与比较数据值不匹配，则下拉匹配检测线。 匹配检测线的信号摆幅小于VCC电源电压。 例如，匹配检测线上的信号摆幅可以低至一个晶体管阈值电压。
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